一种功率器件结终端及其制作方法与流程

本发明涉及半导体技术领域，尤其涉及一种功率器件结终端及其制作方法。

背景技术：

结终端扩展结构是目前功率器件中最为普遍采用的分压结构之一。它的工艺非常简单，可以与有源区一起扩散形成,无须增加工艺步骤。结终端扩展技术是在主结的周围制作一圈轻掺杂区域。当主结反偏时，结终端扩展区域会同时被耗尽。此时就相当于在漂移区的耗尽区内部引入了负电荷，这些负电荷将耗尽区扩展，并且本身也能吸收一部分电场，从而减小主结边缘处的电场尖峰，进而提高器件的抗击穿能力。

目前常用的结终端扩展结构示意如下图1所示，包括：表示硅片1，第一导电类型外延层2，主结区3，耗尽区4，截止环5。这种结构的缺点是表面氧化层的界面电荷会对器件表面电势产生很大影响，影响分压效果，使击穿电压降低。

综上所述，亟需一种功率器件结终端的制作方法，用以解决现有技术中存在的问题。

技术实现要素：

本发明实施例提供一种功率器件结终端及其制作方法，用以提高功率器件的性能和可靠性。

为了实现上述目的，本发明实施例提供一种功率器件结终端制作方法，该方法包括：

在硅片的第一导电类型的外延层内形成具有重掺杂第二导电类型的主结 区、具有轻掺杂第二导电类型的耗尽区和具有第一导电类型的截止环，所述耗尽区位于所述主结区与所述截止环之间，所述耗尽区与所述主结区相连通，所述耗尽区与所述截止环不连通；

在所述外延层上制备厚层氧化硅层；

对所述厚层氧化硅层进行刻蚀，至少露出部分所述主结区和部分所述截止环；

在所述刻蚀完后厚层氧化硅层上制备高阻多晶硅层，所述高阻多晶硅层与所述主结区和所述截止环相接触。

较佳地，所述高阻多晶硅层与所述主结区接触的面积大于所述厚层氧化硅层与所述主结区接触的面积，所述高阻多晶硅层与所述截止环接触的面积大于所述厚层氧化硅层与所述截止环接触的面积。

较佳地，所述高阻多晶硅层的阻值为大于100欧。

较佳地，所述厚层氧化硅层的厚度大于10000埃。

较佳地，所述在所述外延层上制备厚层氧化硅层，包括：

在高温炉管中通入氧气，在所述外延层上生长厚层氧化硅层。

较佳地，所述对所述厚层氧化硅层进行刻蚀，至少露出部分所述主结区和部分所述截止环，包括：

使用光刻胶做掩膜，通过干法刻蚀，刻蚀掉位于主结区的部分厚层氧化硅层和位于截止环的部分厚层氧化硅层，至少露出部分主结区和部分截止环。

相应地，本发明实施例还提供了一种功率器件结终端，包括：

硅片以及位于所述硅片上的具有第一导电类型的外延层、厚层氧化硅层和高阻多晶硅层；

所述外延层内设有具有重掺杂第二导电类型的主结区、具有轻掺杂第二导电类型的耗尽区和具有第一导电类型的截止环；

所述耗尽区位于所述主结区与所述截止环之间，所述耗尽区与所述主结区相连通，所述耗尽区与所述截止环不连通；

所述厚层氧化硅层覆盖所述外延层的部分区域，露出至少部分所述主结区和部分所述截止环；

所述高阻多晶硅层覆盖所述所述厚层氧化硅层及露出的部分所述主结区和部分所述截止环。

较佳地，所述高阻多晶硅层与所述主结区接触的面积大于所述厚层氧化硅层与所述主结区接触的面积，所述高阻多晶硅层与所述截止环接触的面积大于所述厚层氧化硅层与所述截止环接触的面积。

较佳地，所述高阻多晶硅层的阻值为大于100欧。

较佳地，所述厚层氧化硅层的厚度大于10000埃。

上述实施例中，通过在硅片的第一导电类型的外延层内形成具有重掺杂第二导电类型的主结区、具有轻掺杂第二导电类型的耗尽区和具有第一导电类型的截止环，所述耗尽区位于所述主结区与所述截止环之间，所述耗尽区与所述主结区相连通，所述耗尽区与所述截止环不连通，在所述第一导电类型的外延层上制备厚层氧化硅层，可以减少表面电荷对结终端的影响，然后对所述厚层氧化硅层进行刻蚀，露出部分所述主结区和部分所述截止环，在所述厚层氧化硅层上制备高阻多晶硅层，所述高阻多晶硅层的两端分别与所述主结区和所述截止环相接触。通过厚层氧化硅层隔离高阻多晶硅层，防止高阻多晶硅层接触耗尽区和外延层产生电位变化，同时，在反偏时，高阻多晶硅上电位从主结区到截止环呈线性上升，而厚层氧化硅层与耗尽区接触的部分的电位上升更快，这样能够增加反偏时耗尽区的宽度，降低厚层氧化硅层末端的电场强度，提高器件击穿电压，减小分压区域面积，降低器件制造成本。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提 下，还可以根据这些附图获得其他的附图。

图1为现有技术中一种功率器件结终端的结构示意图；

图2为本发明实施例中一种功率器件结终端制作方法的流程示意图；

图3a至图3d本发明实施例中一种功率器件结终端制作方法的流程示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

为了提高功率器件的可靠性，图2示出了一种功率器件结终端制作方法的流程，该流程可以用来制作功率器件的结终端。如图2所示，该流程具体步骤包括：

步骤S201，在硅片1的第一导电类型的外延层2内形成具有重掺杂第二导电类型的主结区3、具有轻掺杂第二导电类型的耗尽区4和具有第一导电类型的截止环5，所述耗尽区4位于所述主结区3与所述截止环5之间，所述耗尽区4与所述主结区3相连通，所述耗尽区4与所述截止环5不连通。

具体的，在所述步骤S201中，第一导电类型N型，第二导电类型为P型，也可以第一导电类型P型，第二导电类型为N型，本发明实施例仅是示例作用，具体应用根据实际情况而定。其中，重掺杂第二导电类型的离子浓度为1E12-9E12/cm²，轻掺杂第二导电类型的离子浓度为1E11-1E14/cm²，掺杂的是P型离子。第一导电类型的离子和第二导电类型的离子的注入方式为现有技术中通用方式，本发明实施例不再描述。

步骤S202，在所述外延层2上制备厚层氧化硅层6。

在所述步骤201之后，在N型外延层2上，在高温炉管中通入氧气，进行生长厚层氧化硅层6(二氧化硅)，所述厚层氧化硅层6的厚度为大于10000埃， 其中，高温炉管的温度可以为1000-1200℃。该厚层氧化硅层6的厚度如果太薄，会影响到耗尽区4的形状，导致功率器件失效。

步骤S203，对所述厚层氧化硅层6进行刻蚀，至少露出部分所述主结区3和部分所述截止环5。

在所述步骤S203中，在光刻胶做掩膜的情况下，使用干法刻蚀，刻蚀掉位于主结区3的部分厚层氧化硅层6和位于截止环5的部分厚层氧化硅层6，至少露出部分主结区3和截止环5，露出部分的面积远远大于厚层氧化硅层6接触主结区3和截止环5的部分，用来隔离后续步骤中的高阻多晶硅层7，防止高阻多晶硅层7接触到耗尽区4和外延层2。

步骤S204，在所述刻蚀完后厚层氧化硅层6上制备高阻多晶硅层7，所述高阻多晶硅层7的两端分别与所述主结区3和所述截止环5相接触。

具体的，在刻蚀完后的厚层氧化硅层6上制备高阻多晶硅层7，该高阻多晶硅层7的阻值需要大于100欧，由于高阻多晶硅层7的阻值高，在进行反偏时，从主结区3到截止环5的电位上升的慢，而厚层氧化硅层6与耗尽区4接触面的电位上升快，可以增加反偏时耗尽区4的宽度，降低厚层氧化硅层6末端的电场强度，提高器件击穿电压，从而减小分压区域面积。其中，高阻多晶硅层7的两端分别与所述主结区3和所述截止环5相接触，高阻多晶硅层7的一端与主结区3接触的面积大于厚层氧化硅层6的一端与主结区3接触的部分的面积，高阻多晶硅层7的另一端与截止环5接触的面积大于厚层氧化硅层6的另一端与截止环5接触的部分的面积。

上述实施例表明，通过在硅片1的第一导电类型的外延层2内形成具有重掺杂第二导电类型的主结区3、具有轻掺杂第二导电类型的耗尽区4和具有第一导电类型的截止环5，所述耗尽区4位于所述主结区3与所述截止环5之间，所述耗尽区4与所述主结区3相连通，所述耗尽区4与所述截止环5不连通，在所述第一导电类型的外延层2上制备厚层氧化硅层6，可以减少表面电荷对结终端的影响，然后对所述厚层氧化硅层6进行刻蚀，露出部分所述主结区3和部 分所述截止环5，在所述厚层氧化硅层6上制备高阻多晶硅层7，所述高阻多晶硅层7的两端分别与所述主结区3和所述截止环5相接触。通过厚层氧化硅层6隔离高阻多晶硅层7，防止高阻多晶硅层7接触耗尽区4和外延层2产生电位变化，同时，在反偏时，高阻多晶硅层7上的电位从主结区3到截止环5呈线性上升，而厚层氧化硅层6与耗尽区4接触的部分的电位上升更快，这样能够增加反偏时耗尽区4的宽度，降低厚层氧化硅层6末端的电场强度，提高器件击穿电压，减小分压区域面积，降低器件制造成本。

为了能更好的解释本发明，如图3a至图3c所示，本发明实施例提供了一种功率器件结终端的制造流程，在本实施例中，第一导电类型为N型，第二导电类型为P型，该流程具体步骤包括：

如图3a所示，在硅片1上生长N型外延层2，然后在光刻胶做掩膜下，注入N型离子形成截止环5，注入重掺杂P型离子形成主结区3，注入轻掺杂P型离子形成耗尽区4，耗尽区4位于主结区3和截止环5之间，耗尽区4与主结区3相连通，耗尽区4与截止环5不连通，其中，重掺杂P型离子的离子浓度为3E12/cm²，轻掺杂P型离子的离子浓度为1E12/cm²。

如图3b所示，在高温炉管中通入氧气，对N型外延层2进行生长厚层氧化硅层6，厚层氧化硅层6的厚度为20000埃，高温炉管中的温度为1000-1200℃。该温度可以根据实际场景进行选择。

如图3c所示，在光刻胶做掩膜的情况下，使用干法刻蚀，刻蚀掉位于主结区3的部分厚层氧化硅层6和位于截止环5的部分厚层氧化硅层6，露出部分主结区3和截止环5，露出部分的面积远远大于厚层氧化硅层6接触主结区3和截止环5的部分，用来隔离后续步骤中的高阻多晶硅层7，防止高阻多晶硅层7接触到耗尽区4和外延层2。

如图3d所示，在刻蚀完后的厚层氧化硅层6上制备高阻多晶硅层7，该高阻多晶硅层7的阻值为200欧，至此功率器件的结终端结构制作完成。

本发明实施例还提供了一种功率器件结终端结构，如图3d所示，该结构包 括：硅片1以及位于硅片1上具有第一导电类型的外延层2、厚层氧化硅层6和高阻多晶硅层7；所述外延层2内设有具有重掺杂第二导电类型的主结区3、具有轻掺杂第二导电类型的耗尽区4和具有第一导电类型的截止环5；所述厚层氧化硅层6覆盖所述外延层2的部分区域，露出至少部分所述主结区3和部分所述截止环5；所述高阻多晶硅层7覆盖所述所述厚层氧化硅层6及露出的部分所述主结区3和部分所述截止环5；所述耗尽区4位于所述主结区3与所述截止环5之间，所述耗尽区4与所述主结区3相连通，所述耗尽区4与所述截止环5不连通；所述厚层氧化硅层6位于所述多晶硅层7和所述外延层2之间；所述高阻多晶硅层7的两端分别与所述主结区3和所述截止环5接触。通过厚层氧化硅层6隔离高阻多晶硅层7，防止高阻多晶硅层7接触耗尽区4和外延层2产生电位变化，同时，在反偏时，高阻多晶硅上电位从主结区3到截止环5呈线性上升，而厚层氧化硅层6与耗尽区4接触的部分的电位上升更快，这样能够增加反偏时耗尽区4的宽度，降低厚层氧化硅层6末端的电场强度，提高器件击穿电压，减小分压区域面积，降低器件制造成本。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。