连接结构及其制作方法与流程

本发明是有关于一种连接结构及其制作方法。本发明更特别是有关于一种用于三维存储器元件的连接结构及其制作法。

背景技术：

近来，存储器元件已逐渐朝向具有高储存密度的三维(3D)存储器元件发展，例如是具有多层叠层结构的环绕式栅极垂直通道(Surrounding-Gate Vertical-Channel，SGVC)立体与非门(3D NAND)存储器元件。此类三维存储器元件可达到更高的储存容量，具有更优异的电子特性，例如是具有良好的数据保存可靠性和操作速度。

三维存储器通常包括一多层叠层的结构以及纵向穿过叠层结构的多条存储单元串行。在叠层结构之上，一般需要制作多个连接结构，将存储单元串行电性连接于其他电路。目前，传统的连接结构仍需要较繁复的制备过程，且所制作出的连接结构恐仍具备功能上的缺陷，例如是电容值过高。

因此，有需要提出一种改善的连接结构及其制作方法以解决已知技术所面临的问题。

技术实现要素：

在本发明中，提供一种连接结构及其制作方法，以解决至少一部分上述问题。

根据本发明的一实施例，提供一种连接结构用以与位于一基板上的一导电层电性接触。连接结构包括位于基板上的一导电连结构件。导电连结构件包括一连接部以及一延伸部。连接部具有一底部与导电层电性接触。延伸部由连接部的一顶部横向向外延伸，且延伸部与连接部分别由不同的材料所形成。

根据本发明的一实施例，提供一种连接结构的制作方法。方法包括下列步骤。首先，提供一基板使其具有至少一导电层位于基板上。接着，于基板上形成至少一导电连结构件，使导电连结构件具有一连接部和一延伸部；其中连接部的一底部与导电层电性接触；延伸部由连接部的一顶部横向向外延伸，且延伸部与连接部分别由不同的材料所形成。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下。然而，本发明的保护范围当视随附的权利要求范围所界定的为准。

附图说明

图1A至图1G绘示根据本发明的一实施例的连接结构的制作过程的截面图。

图2绘示根据本发明的一实施例的连接结构的侧视图。

图3绘示根据一比较例的连接结构的剖面图。

图4绘示根据一比较例的连接结构的剖面图。

【符号说明】

10、30、40：连接结构

102、302、402：基板

104、404：导电层

104a：导体

106、306、406：介电层

106a：介电间隙壁

108、308、408：导电连结构件

108a、308a、408a：连接部

108b、308b、408b：延伸部

118a：顶部

118b：下方表面

128a：底部

138a：侧壁

208b：薄膜层

220：开口

338a：侧表面

438a：上表面

C1、C2：电容值

ML3、ML4：金属层

W1、W2：宽度

具体实施方式

在下文的详细描述中，为了便于解释，是提供各种的特定细节以整体理解本发明的实施例。然而，应理解的是，一或多个实施例能够在不采用这些特定细节的情况下实现。在其他情况下，为了简化图式，已知的结构及元件是以示意图表示。

以下将说明所述连接结构及其制作方法。本发明的连接结构及其制作方法可应用于三维存储器元件(例如是三维垂直通道存储器元件)。然而，本发明并不受限于此，举例来说，所述连接结构及其制作方法可应用于其他非易失性存储器、一般的存储器、或一般的存储器元件。

图1A至图1G绘示根据本发明的一实施例的连接结构10的制作过程的截面图。在此实施例中，是绘示为纵向截面，例如是由x轴及z轴所构成的平面(垂直于x轴及y轴所构成的平面)。

请参照图1A，是提供一基板102，并形成位于基板102上的导电层104以及覆盖于导电层104上的介电层106。

在一些实施例中，基板102可由介电材料所形成，例如是氧化物。

在一些实施例中，导电层104是一金属导线或一多晶硅通道层。在一些实施例中，导电层104的厚度可以是10纳米(nm)。

在一些实施例中，介电层106可是由硅氧化物或氮化硅所形成的单层或多层结构。在本实施例的中，介电层106可以是二氧化硅层。

请参照图1B，是形成至少一开口220，以穿过介电层106，并将至少一部分导电层104暴露于外。在一些实施例中，开口220的宽度可以是30纳米。

请参照图1C，填充一导电材料于开口220中，藉以形成连接部108a。 在一些实施例中，连接部108a可通过一沉积工艺(deposition process)所形成。在一些实施例中，连接部108a的宽度可以是30纳米(nm)。

在一些实施例中，连接部108a的材料是金属、金属氧化物、金属硅化物(silicide)、或半导体或由两种或多种上述材料的组合物所构成。

在一些实施例中，连接部108a是一导电材料，例如是铝(Al)、钨(W)、氮化钛(TiN)、重掺杂硅的半导体(硅的掺杂浓度例如是大于10²⁰cm³)。

在一些实施例中，连接部108a可以是一种柱状结构。连接部108a具有一横向截面(例如是由x轴与y轴所形成的平面)，横向截面的形状可以是圆形、多边形或椭圆形。

另外，连接部108a可以是一种长条脊状结构。例如在另一些实施例中，连接部108a是通过导电材料填充沟渠状的开口220所形成的长条状立壁(long narrow standing wall)。

接着请参照图1D，移除部分介电层106以暴露连接部108a的一顶部118a。连接部108a还包括一底部128a，其中连接部108a的底部128a是与导电层104电性接触。

在一些实施例中，部分介电层106是通过一回蚀工艺(etching back process)所移除。例如在本发明的一些实施例中，可以使用湿式刻蚀剂来移除靠近连接部108a的顶部118a的一部分介电层106。在一些实施例中，刻蚀的深度可能是连接部108a的宽度的2倍，例如是60纳米(nm)。在一些实施例中，部分介电层106的移除并不需另外设置刻蚀掩模，透过连接部108a作为刻蚀掩模，即可以自行对准(self-aligned)的方式移除部分介电层106。在一些实施例中，顶部118a的高度可能是连接部108a的宽度的2倍，例如是60纳米(nm)。

在一些实施例中，介电层106的刻蚀深度可通过设置一停止层(stopping layer)进行控制，或者通过刻蚀时间(速率)进行控制，亦可采用终点测法(end point detection)来进行控制。

请参照图1E，形成一薄膜层208b覆盖剩余的介电层106及顶部118a。

在一些实施例中，薄膜层208b的材料可以是金属、金属氧化物、金属硅化物、半导体或由两种或多种上述材料的组合物所构成。在一些实施例中，构成薄膜层208b的材料可包括一介电材料，例如是氮化硅(SiN)。

在一些实施例中，薄膜层208b可通过一沉积工艺所形成。在一些实施例中，薄膜层208b的厚度可以是连接部108a的宽度的1/3，例如是10纳米。

请参照图1F，移除一部分薄膜层208b，于顶部118a的侧壁138a形成一自对准间隙壁(self-aligned spacer)，但不以此为限，以于连接部108a的顶部118a的侧壁138a上形成延伸部108b。延伸部108b是由连接部108a的顶部118a横向(例如是沿x轴的方向)向外延伸。连接部108a及延伸部108b是共同构成导电连结构件108。在本发明的一些实施例中，自对准间隙壁是通过一回蚀工艺移除部分薄膜层208b所形成。在一些实施例中，也可以采用光刻胶刻蚀工艺来移除部分薄膜层208b。

其中，延伸部108b与连接部108a是分别由不同的材料所形成。在一些实施例中，延伸部108b的材料是金属、金属氧化物、金属硅化物或半导体或由两种或多种上述材料的组合物所构成。在一些实施例中，延伸部108b是一导电材料，例如是氮化钛(TiN)、氮化钽(TaN)、或掺杂硅的半导体材料。

在一些实施例中，构成延伸部108b的材料可包括一介电材料，例如是氮化硅(SiN)。

在一些实施例中，延伸部108b具有一上部宽度W1及一下部宽度W2，且上部宽度W1是等于或小于下部宽度W2。

在一些实施例中，连接部108a是穿过位于基板102上方的介电层106，而与导电层104电性接触。

在一些实施例中，导电连结构件108具有实质为T型的一纵向截面。

请参照图1G，以导电连结构件108为一刻蚀掩模，移除一部分介电层106，以形成一介电间隙壁106a。介电间隙壁106a邻接于延伸部108b的下方表面118b以及连接部108a的侧壁138a。在一些实施例中，一部分导电层104亦可在此移除步骤中，与部分介电层106同时被移除。在本实施例中，移除部分介电层106及部份导电层104的步骤可以是一种刻蚀工艺，例如是一种非等向性刻蚀工艺(anisotropic etching process)。在移除部分介电层106及部份导电层104的过程中，并不需要使用额外的刻蚀掩模，而是直接以延伸部108b为刻蚀掩模，以自对准的方式进行刻蚀。如此一 来，能够减少刻蚀掩模的使用，以降低成本，并可降低由于另外设置刻蚀掩模而导致刻蚀对准改变的情形。

值得注意的是，在一些实施例中，介电层106及导电层104中位于连接部108a及延伸部108b之外的其他区域，亦可使用其他方式进行移除，并不限制于上述的以延伸部108b为刻蚀掩模的方式。

图2绘示根据本发明的一实施例的连接结构的侧视图。

请参照图2，连接结构10是用以与位于一基板102上的一导电层104电性接触。连接结构10包括位于基板102上的一导电连结构件108。导电连结构件108包括一连接部108a及一延伸部108b。连接部108a具有一底部128a，且底部128a与导电层104电性接触。延伸部是108b由连接部108a的一顶部118a横向(例如是沿x轴的方向)向外延伸，且延伸部108b与连接部108a分别由不同的材料所形成。

在一些实施例中，连接结构10可应用于三维存储器元件，例如是将连接结构10设置于SGVC 3D NAND的垂直通道上。例如，基板102之中可形成导体104a，以电性连接于连接结构10以及三维存储器元件的通道层(未绘示)。

图3绘示根据一比较例的连接结构的剖面图。

在一比较例中，请参照图3，连接结构30包括位于基板302上的一导电连结构件308。导电连结构件308包括一连接部308a及一延伸部308b。连接部308a与导电层304电性接触。连接部308a与延伸部308b穿过介电层306。延伸部308b是覆盖连接部308a的整个侧表面338a，且延伸部308b是由介电材料所形成。在连接结构30之上，更形成一金属层ML3，以电性连接于其他电路(未绘示)。由于延伸部308b覆盖连接部308a的整个侧表面338a，可能会产生一较大的电容值C1，造成存储器元件的功率消耗(power consumption)上升以及操作速率变慢的问题。在本发明的一实施例中，由于延伸部是由连接部的一顶部横向向外延伸，延伸部并没有覆盖连接部的整个侧表面，即使当延伸部包括介电材料时，所产生的电容值仍相对较小。

图4绘示根据一比较例的连接结构的剖面图。在一比较例中，请参照图4，连接结构40包括位于基板402上的一导电连结构件408。导电连结 构件408包括一连接部408a及一延伸部408b。连接部408a与导电层404电性接触，且连接部408a穿过介电层406。延伸部408b是延伸于介电层406与连接部408a之上，以覆盖介电层406及连接部408a的整个上表面438a，且延伸部408b是由介电材料所形成。在连接结构40之上，更形成一金属层ML4，穿透延伸部408b以电性连接于其他电路(未绘示)。由于延伸部408b是延伸于连接部408a之上以覆盖连接部408a的整个上表面438a，可能会产生一较大的电容值C2，造成存储器元件的功率消耗(power consumption)上升以及操作速率变慢的问题。在本发明的一实施例中，由于延伸部是由连接部的一顶部横向向外延伸，延伸部并没有覆盖介电层及连接部的整个上表面，即使当延伸部包括介电材料时，所产生的电容值仍相对较小。

根据上述实施例，本发明提供一种连接结构及其制作方法。连接结构是用以与位于一基板上的一导电层电性接触。连接结构包括位于基板上的一导电连结构件。导电连结构件包括一连接部及一延伸部。连接部具有一底部，且底部与导电层电性接触。延伸部是由连接部的一顶部横向(例如是沿x轴的方向)向外延伸，且延伸部与连接部分别由不同的材料所形成。由于延伸部能够作为后续工艺中的刻蚀掩模，而能够以自行对准的方式进行刻蚀工艺(例如是刻蚀介电层及导电层)，并不需另外设置刻蚀掩模。如此一来，能够减少刻蚀掩模的使用，以降低成本，并可降低由于另外设置刻蚀掩模而导致刻蚀对准改变的情形。

此外，由于延伸部是由连接部的一顶部横向向外延伸，延伸部并没有覆盖连接部的整个侧表面，或是覆盖介电层及连接部的整个上表面。在一些实施例中，设置于连接部的顶部上的延伸部可包括介电材料，相较于延伸部覆盖连接部的整个侧表面或是覆盖介电层及连接部的整个上表面的比较例，能够降低所产生的电容值，因此能够解决上述的存储器元件的功率消耗上升以及操作速率变慢的问题。并且，由于延伸部可包括介电材料，在连接结构之上形成金属层以电性连接于其他电路时，能够防止过刻蚀(over etching)的情形。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范 围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。