具有布线迹线的半导体封装的制作方法

本申请基于2014年8月28日提交的根据35 U.S.C.§119(e)的美国临时专利申请号No.62/043,276，名称为“具有布线迹线的半导体封装”(A Semiconductor Package Having Routing Traces Therein)的优先权，其全部内容作为参照援用于此。。

技术领域

本发明涉及半导体的领域。更具体地，本发明涉及半导体封装及其制造方法。

背景技术：

常规QFN(Quad Flat No-Lead,四方扁平无引脚)封装包括从封装底部暴露的迹线。迹线易受污染以及机械损伤。污染可造成毗邻引线之间电短路。机械损伤可造成开路。此外，应减少常规QFN封装的厚度以满足现代电子设备的需要。

技术实现要素：

本发明公开了其中包括内部布线迹线的半导体封装及其制造方法。半导体封装的特征/进步和制造它们的方法包括减少电子设备的厚度、在引线框中具有可布线迹线以及向迹线提供保护层。

使用本文公开的半导体封装构造或其制造方法，包括诸如手机、PDA和笔记本的封装的电子产品的尺寸得以最小化。在一些实施例中，半导体封装包括引线框，其代替了具有多个金属布线层的典型层压基底。在一些实施例中，引线框包括电连接至IC芯片的点和电连接至外部组件(如母板)的点之间的布线迹线。在一些实施例中，半导体封装向迹线提供保护层，其防止迹线来自环境的污染。

一方面，制造半导体封装的方法包括：蚀刻金属片的第一侧以形成具有一个或多个导线接合焊盘的引线框，在第一侧上涂覆第一保护层，蚀刻金属片的第二侧以形成一个或多个导电引出端，以及在第二侧上涂覆第二保护层。

在一些实施例中，该一个或多个导线接合焊盘包括柱结构。在其它实施例中该一个或多个导线接合焊盘处于高于附接到引线框的裸片(die)位置的位置。在一些其它实施例中，该一个或多个导线接合焊盘形成腔体，以允许裸片在腔体内适配。在一些实施例中，该一个或多个导电引出端位于附接到引线框的裸片之下。在其它实施例中，该一个或多个导电引出端没有一个位于附接到引线框的裸片之下。在一些其它实施例中，引线框包括从该一个或多个导线接合焊盘至该一个或多个导电引出端的导电通路。在一些实施例中，所述方法还包括位于该一个或多个导线接合焊盘和该一个或多个导电引出端之间的导电迹线。在其它实施例中，所述方法还包括耦接裸片至引线框。在一些其它实施例中，所述方法还包括填充附接到引线框的裸片之下的腔体。在一些实施例中，所述方法还包括电镀该一个或多个导线接合焊盘。

另一方面，半导体封装包括引线框的第一端的第一柱结构、引线框的第二端的第二柱结构、第一柱和第二柱之间的腔体，以及腔体内物理耦接引线框的裸片。在一些实施例中，柱高于裸片。在其它实施例中，第一制模材料包封第一柱的侧壁、第二柱的侧壁和裸片。在一些其它实施例中，第一柱与第一导线接合焊盘耦接。在一些实施例中，引线框与第二导线接合焊盘耦接。

另一方面，形成半导体封装的方法包括：蚀刻金属片形成成形的引线框，在引线框上涂覆具有预定厚度的掩模至成形的引线框上的第一预定区域，使得具有预定深度的一个或多个小孔形成，以及沉积导电材料至小孔。

在一些实施例中，导电材料形成柱结构。在其它实施例中，柱结构具有接近掩模厚度的高度。在一些其它实施例中，沉积包括电镀。

在另一方面，检测半导体封装的方法包括电耦合第一半导体封装与第二半导体封装，其中第二半导体封装包括保护层，其包封除了一侧的至少两个接触点和相对侧的一个或多个接触点的整个第二半导体封装，以及从第二半导体封装发送电信号至第一半导体封装。在一些其它实施例中，检测对象半导体封装包括BGA、QFN或WLCSP封装。

在审阅下文阐述的实施例的详细描述后，本发明的其它特征和优点将显而易见。

附图说明

参照意在示例性且非限制性的附图，以下将通过示例的方式描述实施例。对于本文的所有附图，同样的标识符指示同样的元件。

图1示出根据本发明一些实施例的半导体封装结构100。

图2示出根据本发明一些实施例的另一个半导体封装结构200。

图3示出根据本发明一些实施例的另一个半导体封装结构300。

图4示出根据本发明一些实施例的半导体封装制造方法400。

图5示出根据本发明一些实施例的双保护层结构制造方法500。

图6示出根据本发明一些实施例的备用(reserved)裸片腔体预制模结构制造方法600。

图7为示出根据本发明一些实施例的裸片嵌入结构700的剖面图。

图8示出根据本发明一些实施例的另一个具有嵌入裸片的引线框制造方法800。

图9示出根据本发明一些实施例的柱形成方法900。

图10为示出根据本发明一些实施例的半导体封装制造方法1000的流程图。

具体实施例

结合附图示例的实施例，下文将具体阐述本发明的实施例。当本发明结合下文的具体实施例进行描述时，应理解其并非旨在限制本发明于这些实施例和示例中。相反地，本发明旨在覆盖由权利要求限定的本发明的精神和范围内的替换、修改和等效。此外，本发明的具体描述中，阐述了许多具体细节以更充分地说明本发明。然而，对于本领域普通技术人员显而易见的是，本发明可不包括这些具体细节。在其它情况下，已知的方法和程序、组件和过程未详细描述，以免不必要地含糊本发明。当然，应认识到，在任何此类实际执行过程的开发中，必须做许多实现具体决定以实现开发者的具体目标，如遵照应用和商业相关的约束，以及随执行过程和开发者的改变而变化的具体目标。此外，应认识该开发过程是复杂且耗时的，但对于本领域普通技术人员而言仍是常规的工程任务。

图1示出根据本发明一些实施例的半导体封装结构100。该结构100包括导线接合焊盘104之间形成的腔体102。本领域的普通技术人员应认识到，根据计划耦接至封装的集成电路芯片的要求，可有任何数量的导线接合焊盘。在一些实施例中，腔体102包括容纳一个或多个IC芯片在其中的空间。在一些实施例中，裸片106设置在空腔102内，裸片106的底面106A低于导线接合焊盘104的顶面104A的方式。一个或多个迹线108中的每个提供从导线接合焊盘104至引出端110的导电/信号通路108A。在一些实施例中，引出端110包括从导线接合焊盘104的横向位移，其使得引出端110不直接地位于导线接合焊盘104之下。在一些实施例中，在导线接合焊盘104上电镀、涂层/涂抹电镀层124，使得导线116能够耦接电镀层124与IC芯片114。

在一些实施例中，保护层112包封/覆盖封装的大致全部或预定部分的底部，使得迹线108/引出端110隔离/绝缘/免于环境污染。在一些实施例中，通过制模工艺使用制模的底部填充(MUF)材料制造保护层112。

在一些实施例中，具有裸片106的IC 114通过裸片附接膜(DAF)118耦接或附接到引线框116。在一些实施例中，间隙120在DAF 118和保护层112之间形成。间隙120可通过制模化合物122使用制模工艺填充。

图2示出根据本发明一些实施例的另一个半导体封装结构200。半导体封装结构200大部分类似于图1的半导体封装结构100。因此，对封装结构100中相似结构的描述在这里也适用。IC芯片208通过粘合剂212，如环氧树脂粘合剂或基于环氧树脂的粘合剂附接到引线框210和迹线206。粘合剂212可为可变形粘合剂。如图202A所示，在裸片附接工艺中，粘合剂212的一部分214流动以填充间隙204形成完全填充的区域202。本领域技术人员认识到，在裸片附接工艺过程中或相继于裸片附接工艺，变形/间隙填充工艺可通过施加预定的温度或任何其它方法引发/进行。

图3示出根据本发明一些实施例的另一个半导体封装结构300。半导体封装结构300大部分类似于图1的半导体封装结构100。因此，对封装结构100中相似结构的描述在这里也适用。IC 310通过粘合剂304附接/耦接到在引线框312上的裸片附接焊盘(DAP)302。一个或多个引出端306位于DAP之下。引出端306用于提供接地信号至DAP。在一些实施例中，引出端从IC芯片310耗散一定量的热。在一些实施例中，迹线314的侧暴露。在一些其它实施例中，迹线316被包封/覆盖而未暴露。在一些实施例中，引出端303在迹线316下方。

图4A-图4C示出根据本发明一些实施例的半导体封装制造方法400。在步骤401，提供金属箔402。在一些其它实施例中，金属箔402的整个主体或预定部分包含铜、铜合金、铁-镍合金或其组合。在一些实施例中，金属箔的厚度范围为10-300微米。例如，金属箔的厚度为150微米。

在步骤403，第一掩模404设置在箔402的顶面上方。在一些实施例中，第一掩模404为机械掩模。在一些其它实施例中，第一掩模404为感光掩模。在一些其它实施例中，第一掩模404限定导线接合焊盘410和布线迹线408的位置。除去/蚀刻未被第一掩模404覆盖的区域，形成第一蚀刻区域406。例如，图412示出金属箔的顶面的视图。被掩模覆盖的区域414是未蚀刻的区域；而未被掩模覆盖的区域形成蚀刻区域416。蚀刻工艺可使用与金属反应的化学蚀刻溶液进行，使得金属被蚀刻。

在步骤405，第二掩模420涂覆在导线接合焊盘410的顶面上。在一些实施例中，第二掩模420为机械掩模。在一些其它实施例中，第二掩模420为感光掩模或硬掩模。在一些实施例中，在导线接合焊盘上形成导线接合金属材料的电镀层作为第二掩模420，使得电镀层在第二蚀刻工艺中还充当第二掩模420。在一些实施例中，除去/蚀刻暴露且未被第二掩模420覆盖的区域，如形成第二蚀刻区域418。被第二掩模420覆盖的区域未除去。由于步骤403中第一蚀刻工艺和步骤405中第二蚀刻工艺，形成了导线接合焊盘的顶面位于其中的第一平面、迹线的顶面位于其中的第二平面和第一保护层的底面位于其中的第三平面。本领域技术人员认识到，形成电镀层和蚀刻工艺的顺序可以任何合适的次序进行，包括以以下顺序进行的工艺：(1)形成电镀层，(2)形成第一蚀刻掩模，(3)进行第一蚀刻，以及(4)通过使用电镀层作为蚀刻掩模进行第二蚀刻。

在步骤407，IC芯片424附接到之前通过步骤401-405制造的引线框422。在一些实施例中，倒装芯片可通过焊球/焊料凸块附接到导线接合焊盘420。在一些实施例中，在IC芯片422之下的空间426被完全填充。引线框422的平坦底面提供对接合位点牢固的支撑，消除接合工艺过程中的回弹作用。在一些实施例中，包括倒装芯片。通过具有均匀厚度的引线框确保接触焊盘的大致共面，其最小化倒装芯片附接过程中的非接触故障。

在步骤409，制模化合物428用于包封IC 424和接合导线430。部分的引线框422也被制模化合物428覆盖。制模化合物428可为任何制模材料，如聚合物(即，聚氨酯、聚乙烯、聚丙烯和硅氧烷)。在一些实施例中，制模工艺可通过使用转移制模进行。

在步骤411，引线框422从底面蚀刻。引线框422的预定部分432被蚀刻掉以形成一个或多个引出端434。在一些实施例中，电镀层布置在引线框架底面的预定位置(如引出端434的位置)作为蚀刻掩模，使得蚀刻在没有掩模的区域发生并且不在具有掩模的区域发生。引线框422从底面蚀刻后，制模化合物428的底面从引线框422暴露并且迹线彼此电隔离。在提供裸片附接焊盘的一些实施例中，在引线框的底面蚀刻后，迹线与裸片附接焊盘电隔离。在一些实施例中，引出端434在IC 424之下。在一些其它实施例中，引出端434不在IC 424之下，如引出端436。本领域技术人员认识到，引出端可位于任何预定的位置和/或方向。在一些实施例中，引出端436从表面提供在其上安装封装的间隔高度(stand-off height)。

在步骤413，保护层438在引线框42的底部形成。保护层438密封引出端434和436的整个侧/大致所有整个侧而留下底面434A和436A未覆盖，使得引出端434和436传导/通过电信号/电。在一些实施例中，引出端434和436的底面434A和436A被另一个导电保护层覆盖。在一些实施例中，保护层通过制模工艺制成。在一些其它实施例中，保护层包括制模底部填充(MUF)，其中MUF的填料尺寸小于制模化合物428的尺寸。

图5示出根据本发明一些实施例的双保护层结构制造方法500。在步骤501，形成具有预定的成形/轮廓的蚀刻引线框504。蚀刻引线框504能够通过蚀刻金属箔作为第一蚀刻工艺制成，其为类似于上述方法400的步骤401-405的工艺。在裸片组装工艺之前，第一保护层506涂覆在引线框504的顶部，从而形成顶部具有第一保护层506的引线框502。在步骤503，通过第二蚀刻工艺，一个或多个引出端508在引线框502的底侧形成。一旦第二蚀刻工艺完成，涂覆第二保护层510以密封引出端508的侧并且覆盖通过第二蚀刻工艺形成的引线框的大致全部或全部底面。通过上述的工艺，形成双保护层结构512。本领域技术人员认识到，形成第一与第二保护层和蚀刻工艺的顺序可以任何次序进行。

双保护层结构512包括在从第一保护层506的顶面暴露的导线接合焊盘上的电镀层518和从第二保护层510的底面暴露的引出端508。迹线520嵌入在第一保护层506和第二保护层510内。

在步骤505，裸片514附接到双保护层结构512的顶部侧。导线516接合到导线接合焊盘上的电镀层518形成从裸片514、导线接合516、导线接合焊盘518、迹线520至引出端508的导电/信号通路。在步骤507，布线层522电镀/添加到引出端508上。在引线框制造阶段过程中和在裸片附接工艺前，在引出端508上电镀/添加路由层522是可选工艺。其益处是可在一个位置制造引线框并且保证组装工艺可在单独位置完成。

图6示出根据本发明一些实施例的备用裸片空腔预制模结构制造方法600。

在步骤603，在引线框602的顶面涂覆第一保护层610，留下备用的腔体612。空腔612可备用于耦接裸片614。在引线框602的底部涂覆第二保护层608。

在步骤605，裸片614与引线框602耦接并且在腔体612内与接合导线接合焊盘的导线附接。在腔体上方制模制模材料616并且用裸片614密封引线框602的整个顶面。

如图618所示，在一些实施例中导线接合焊盘620可与迹线622耦接，形成双层导线接合焊盘结构。在这种情况下，部分的迹线或引线框的部分主体可暴露用于与导线接合焊盘耦接。本领域技术人员认识到任何数量的导线接合焊盘可与引线框602耦接。

图7A和图7B示出根据本发明一些实施例的裸片嵌入结构700的剖面图。裸片嵌入结构提供有利的特征。结构701包括一个或多个柱708形成保护裸片702、导线704和导线接合焊盘706以防止由外力造成的损伤的保护结构。在如所示的具有两个或多个柱708的示例中，柱708围绕裸片702形成，以形成在其内具有裸片702、导线704和导线接合焊盘706的腔体712。

图701A为结构701的俯视图，其示出四个柱708位于围绕裸片708的四个角。其它位置也是可能的。本领域技术人员认识到，任何数量的柱皆在本发明的范围内。在一些实施例中，柱处于连续结构。例如，柱可为围绕裸片702的壁结构或碗状物结构。

结构703示出双层结构中示例性双裸片。带有密封在引线框中的裸片的第一层728与第二层730耦接。第一裸片720和第二裸片722的耦接通过耦接第二裸片722，经由第二层730中的带有导线接合焊盘的导线接合724和柱726经过迹线732、导线接合焊盘734和导线736，与第一层728中第一裸片720来完成。

结构705示出在裸片嵌入引线框结构上的检测的封装705的示例。检测的封装705与裸片嵌入结构744电耦接。在检测的封装705处接收从裸片嵌入结构744发送经过焊料凸块742的电信号。在一些实施例中，在附接到制模的引线框之前，可电学地和功能性地检测完整封装，如BGA(球栅阵列)、QFN(方形扁平无引线封装)、WLCSP(晶圆级芯片尺寸封装)。本领域技术人员认识到，倒装芯片可用于代替贯穿本说明书公开的IC/裸片。

结构707(图7B)示出分开的双层结构中的示例性双裸片。可使用图6的方法600制造引线框结构750的底层。可通过绝缘层754分开引线框结构750与第二电子层752。裸片758与裸片760通过布线迹线756电耦接。部分的布线迹线756在绝缘层中形成传导通路。在一些实施例中，绝缘层754充当用于耦接引线框结构750和第二电子层752的粘附。

结构709示出包括在引线框中的示例性裸片贴装盘(die attach paddle,DAP)770。DAP的底面从保护层774的底面暴露。在一些实施例中，使用压力切断/按压工艺或上述蚀刻工艺，在DAP形成一个或多个引出端。

图8示出根据本发明一些实施例的另一个带有嵌入裸片的引线框制造方法800。在步骤801，形成具有一个或多个柱808的成形引线框802，柱808具有大于嵌入的IC芯片/裸片804厚度的高度。第一组导线接合焊盘810在柱808的顶部。可使用上述图4的步骤401-405形成线框802。裸片804与第二导线接合焊盘806附接并接合。

在步骤803，引线框802上涂覆第一保护层812，以覆盖/包封裸片804、导线和第二导线接合焊盘806。暴露第一导线接合焊盘810用于进一步的使用，如与另一个电子组件(例如，另一个IC芯片)连接。第一保护层812可为制模的底部填充材料。

在步骤805，进行蚀刻工艺。蚀刻引线框802的底面，形成一个或多个引出端814。本发明的引出端可为任何形状，如圆形柱结构。在步骤807，在引线框802上涂覆第二保护层816，密封一个或多个引出端814的整个侧/大致整个侧。

图9示出根据本发明一些实施例的柱形成方法900。在步骤901，提供金属箔902。在一些其它实施例中，金属箔902的整个主体或预定部分包含铜、铜合金、铁-镍合金或其组合。在一些实施例中，金属箔厚度的范围为10-300微米。例如金属箔的厚度为150微米。

在步骤903，箔902的顶面上方涂覆第一掩模904。在一些实施例中，第一掩模904为机械掩模。在一些其它实施例中，第一掩模904为感光掩模。除去/蚀刻未被第一掩模904覆盖的区域，形成第一蚀刻区域906。

在步骤905，在蚀刻的引线框902上涂覆电镀掩模908。在电镀掩模(电镀层)上形成(例如，钻)/保留一个或多个开孔910。开孔的位置对应于随后柱将形成的位置。图905A为带有涂覆的电镀掩模908的蚀刻的引线框902的俯视图。

在步骤907，通过电镀，如电子电镀工艺，形成一个或多个柱912和导线接合焊盘914。在开孔910的位置上形成柱912。在柱912的顶部上形成导线接合焊盘914。在电镀工艺过程中，引线框902可用作提供导电通路/电镀电流通路的导体。方法900能够制造带有任何预定高度的柱，所述预定高度可通过电镀掩模908的厚度确定。例如，柱912可高于、短于或等于附接到引线框的裸片的厚度。柱的任何预定表面区域皆在本发明的范围内，如1mm或大于1nm。

图10示出根据本发明一些实施例的半导体封装制造方法1000的流程图。在步骤1002，通过使用蚀刻工艺形成预定形状的引线框。在步骤1004，形成一个或多个导线接合焊盘。在步骤1006，裸片附接到引线框。在一些实施例中，引线框包括经构造用于配合裸片的腔体，如密配合(snug-fit)。在步骤1008，在引线框的顶面上涂覆第一保护层。在步骤1010，通过在引线框的底面上蚀刻形成一个或多个引出端。在步骤1012，在引线框的底面上涂覆第二保护层。方法1000可在步骤1014停止。本领域技术人员认识到，倒装芯片可用于导通贯穿本发明公开的IC/裸片。上述方法/工艺中描述的步骤可以任何顺序/次序进行。例如，底部侧引出端可在引线框的顶部侧特征的蚀刻之前进行。

为利用所述半导体封装，该基于引线框的结构以任何合适的方式应用于如BGA、QFN和WLCSP封装中。基于引线框的结构以与其他电子组件的相同方式使用，例如，制造在IC芯片中耦接的电子和/信号。在生产中，基于引线框的结构能够使用描述的执行过程来生产。

在操作中，基于引线框的结构充当半导体封装的基础，产生显著的社会、经济和环境效益。通过具有基于引线框的结构，裸片和导线更好地被遮蔽和保护。

本发明由包括细节的具体实施例的方式描述，以帮助理解本发明的结构和操作的原理。本文中，具体实施例及其细节并非旨在限制权利要求书的范围。对本领域技术人员容易显而易见的是，在不偏离权利要求书所限定的本发明的精神和范围下，所选的实施例中可做其它各种修改。