用于填充浅沟槽隔离（STI）区的沟槽的方法与流程

本发明实施例涉及用于填充浅沟槽隔离(STI)区的沟槽的方法。

背景技术：

在过去的四十年间，半导体产业已经不断寻求增加集成电路部件(例如，晶体管、二极管、电阻器、电容器、电感器等)的密度。在大多数情况下，这种集成度的提高源自部件尺寸的减小，这使得更多的组件集成在给定的区域内。随着集成电路部件之间的密度的增加，部件之间的隔离变得越来越重要。用于隔离部件的一种方法是使用浅沟槽隔离(STI)区。

技术实现要素：

根据本发明的一个实施例，提供了一种用于制造浅沟槽隔离(STI)区的方法，所述方法包括：提供具有沟槽的半导体衬底；形成内衬于所述沟槽的第一介电层；在所述第一介电层上方形成填充所述沟槽的第二介电层；对所述第二介电层实施紫外固化工艺；以及对所述第二介电层实施退火工艺。

根据本发明的另一些实施例，还提供了一种用于制造浅沟槽隔离(STI)区的方法，所述方法包括：提供具有沟槽的半导体衬底；形成内衬于所述沟槽的第一介电层；将离子注入所述第一介电层的注入区内，所述注入区沿着所述沟槽的下部区域延伸并且限制于所述沟槽的下部区域；形成填充所述第一介电层上方的所述沟槽的第二介电层；以及对所述第二介电层实施退火工艺。

根据本发明的又一些实施例，还提供了一种用于浅沟槽隔离(STI)区的半导体结构，所述半导体结构包括：半导体衬底，具有沟槽，其中，所述沟槽具有超过约7比1的高度与宽度比；第一介电层，内衬于所述沟槽； 以及第二介电层，连续地填充所述第一介电层上方的沟槽而在所述第二介电层内没有孔隙，其中，所述第二介电层是氧化物。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增加或减少。

图1示出了具有高纵横比浅沟槽隔离(STI)区的半导体结构的一些实施例的截面图。

图2示出了具有高纵横比STI区的半导体结构的其他实施例的截面图。

图3示出了用于制造具有高纵横比STI区的半导体结构的方法的一些实施例的流程图。

图4示出了用于制造高纵横比STI区的集群工艺工具的一些实施例的顶视图。

图5示出了用于制造高纵横比STI区的离子注入模块的一些实施例的截面图。

图6A示出了用于制造高纵横比STI区的紫外固化模块的一些实施例的截面图。

图6B示出了图6A的紫外固化模块的一些实施例的纵向视图。

图7至图10、图10A至图10E和图11A至图11F示出了处于各个制造阶段的半导体结构的一些实施例的一系列截面图，该半导体结构具有高纵横比STI区。

具体实施方式

本发明提供了许多用于实现本发明的不同特征的不同实施例或实例。下文中，将描述组件和布置的具体实例，以简化本发明。当然，这些仅仅是实例而不意为限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触而形成的实施例，也可以包 括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所论述的实施例和/或结构之间的关系。

而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。

此外，为了易于描述，本文中可以使用“第一”、“第二”、“第三”等以区分一个或一系列图的不同元件。“第一”、“第二”、“第三”等不旨在为相应的元件的描述。因此，结合第一图描述的“第一介电层”不必对应于结合其他图描述的“第一介电层”。

浅沟槽隔离(STI)区通常用来隔离集成电路部件。例如，STI区域通常用于将嵌入式闪存中的存储单元器件与逻辑器件隔离。STI区域布置在半导体衬底的沟槽内，并且包括填充沟槽的一个或多个介电层。通常，STI区域包括内衬于沟槽的第一介电层和填充衬垫上方的沟槽的剩余部分的第二介电层。通过使用高密度等离子体(HDP)或高纵横比工艺(HARP)沟槽填充方法来传统地形成STI区。

随着集成电路的部件尺寸减小，STI区域的高宽比(即，纵横比)增加。然而，当根据传统方法形成高纵横比STI区域时，这可能会带来挑战。例如，对于具有小于或等于约28纳米的部件尺寸的下一代集成电路而言，STI区域通常具有超过约7的纵横比。当传统地形成具有超过约7的纵横比的STI区域时，经常在沟槽内出现空隙或间隙。这样的空隙或间隙可以减小由STI区域提供的隔离的程度，并且因此降低电路性能。此外，用于形成具有超过约7的纵横比的STI区域的已知的方法，诸如使用可流动的方法(例如，硼和磷掺杂的硅酸盐玻璃(BSPG))，是昂贵的。

综上所述，本发明涉及一种用于填充STI区的沟槽的改进的方法，以 及所产生的半导体结构。根据这一方法，提供了具有沟槽的半导体衬底。形成内衬于沟槽的介电衬垫，并且使用HARP在介电衬垫上方形成填充沟槽的介电填料。在形成介电填料之后，使介电填料经历退火。在一些实施例中，在形成介电填料之前，可以实施离子注入工艺以将离子注入至内衬于沟槽的下部区域的介电层的区域内。介电填料沿着已注入有离子的沟槽的下部形成得更快，从而当沟槽具有高纵横比(例如，纵横比超过7)时，防止空隙或间隙的形成。在可选或额外的实施例中，在对介电填料进行退火之前，可以实施紫外固化工艺以将介电填料曝光于紫外光。紫外固化工艺打破介电填料内的化学键以提高退火的效率和当沟槽具有高纵横比时减小介电填料中的孔隙或间隙的尺寸或以其他方式去除介电填料中的孔隙或间隙。

参考图1，提供了具有高纵横比STI区102的半导体结构的一些实施例的截面图100。高纵横比STI区102在没有孔隙或间隙的情况下连续地填充半导体衬底106的沟槽104。在一些实施例中，沟槽104可以具有超过约7的纵横比，和/或向着沟槽104的下表面逐渐变细的宽度。在其他实施例中，沟槽104可以具有超过约12的纵横比，和/或向着沟槽104的下表面逐渐变细的宽度。此外，在一些实施例中，沟槽104可以具有约200-250纳米(例如，230纳米)的深度，约20至40纳米的宽度和/或相对于沟槽104的下表面呈约85-93度(例如，87度)的角的侧壁。例如，半导体衬底106可以是块状硅衬底或绝缘体上硅(SOI)衬底。

高纵横比STI区域102包括内衬于沟槽104的第一介电层108，和填充第一介电层108上方的沟槽104的剩余部分的第二介电层110。在一些实施例中，第一介电层108部分地内衬于沟槽104周围的半导体衬底106的上表面，和/或邻接第三介电层112，第三介电层112部分地内衬于高纵横比STI区102周围的半导体衬底106的上表面。此外，在一些实施例中，第二介电层110延伸超出沟槽104和/或悬置于半导体衬底106的上表面上。例如，第一、第二和第三介电层108、110、112可以是诸如二氧化硅的氧化物。

参考图2，提供了具有高纵横比STI区102’的半导体结构的其他实施 例的截面图200。高纵横比STI区102’连续地填充半导体衬底106的沟槽104。高纵横比STI区102’包括内衬于沟槽104的第一介电层108’，和填充第一介电层108’上方的沟槽104的剩余部分的第二介电层110。在一些实施例中，第一介电层108’部分地内衬于沟槽104周围的半导体衬底106的上表面，和/或邻接第三介电层112，第三介电层112部分地内衬于半导体衬底106的上表面。例如，第一、第二和第三介电层108’、110、112可以是诸如二氧化硅的氧化物。

第一介电层108’的内衬于沟槽104的下部区域(而不是上部区域)的注入区域202具有增加的来自惰性气体或氧气的离子的浓度。例如，注入区域202可以限制于沟槽104的侧壁和/或对应于侧壁的诸如33％或50％的百分比。此外，注入区域202可以从沟槽104的下表面延伸，和/或沿着下表面延伸。例如，注入区域202可以对应于沟槽104的下半部分。如后文中可见，增加的离子浓度有利地增加了在形成第二介电层110期间的沿着注入区域202的沉积速率。这有利地防止了在填充沟槽104时的第二介电层110中的空隙或间隙的形成。例如，惰性气体可以是氩气或氮气。

参考图3，提供了用于制造高纵横比STI区的方法的一些实施例的流程图。

在步骤302中，提供具有按照顺序堆叠在半导体衬底上方的第一介电层和硬掩模层的半导体衬底。

在步骤304中，实施穿过第一介电层和硬掩模层并且进入半导体衬底内的第一蚀刻，以形成具有高纵横比(例如，大于或等于约七)的沟槽。

在步骤306中，形成内衬于沟槽的第二介电层。

在步骤308中，在一些实施例中，将离子注入至第二介电层的沿着沟槽的下部区域延伸的区域。离子可以来自惰性气体或氧气。离子注入可以有利地导致随后形成的第三介电层(步骤310)沿着注入区域快速地形成。这防止了当纵横比高时第三介电层中空隙或间隙的形成。

在步骤310中，在硬掩模层上方形成第三介电层，并且第三介电层填充第二介电层上方的沟槽的剩余部分。通常，使用HARP形成第三介电层。

在步骤312中，在一些实施例中，对第三介电层实施紫外固化工艺。 紫外固化工艺可以有利地打破第三介电层中的化学键以提高随后的退火工艺(步骤314)的效率。当纵横比较高时，提高的效率允许退火工艺来消除或减少第三介电层中的空隙或间隙。

在步骤314中，对第三介电层实施退火工艺。通常情况下，退火工艺包括蒸汽退火工艺和干燥退火工艺。

在步骤316中，对第三介电层实施平坦化至与硬掩模层的顶面大约平齐处。

在步骤318中，对硬掩模层实施第二蚀刻以去除硬掩模层。

虽然由流程图300描述的方法在本文中示出和描述为一系列的步骤和事件，但是将理解，这种步骤或事件的示出的顺序不应解释为限制意义。例如，一些步骤可以不同顺序发生和/或与不同于本文所示和/或所述步骤的其他步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施本文中描述的一个或多个方面或实施例都是必需的，并且可以在一个或多个单独的步骤和/或阶段中进行本文中示出的一个或多个步骤。

参照图4，提供了根据图3的方法的用于制造纵横比STI区的集群工艺工具的一些实施例的顶视图400。集群工艺工具有利地允许第三介电层的原位形成(例如，见步骤310)和一个或多个:1)原位实施紫外固化工艺(例如，见步骤312)；2)原位离子注入(例如，见步骤308)。集群工艺工具包括中心室402，机械手404布置在中心室402内。机械手404配置为在工艺模块406、408、410之间移动晶圆，或者在工艺模块406、408、410的室之间移动晶圆，工艺模块406、408、410的室布置在中心室402的外围周围。工艺模块406、408、410包括HARP模块408和一个或多个:1)离子注入模块410；2)紫外固化模块406。有利地,集群工艺工具允许方法的步骤308和/或312，和步骤310的原位实施。

参考图5，提供了注入模块410的一些实施例的截面图500。在一些实施例中，离子注入模块410是VARIAN VIISTA TRIDENT系统。离子注入模块410包括从惰性或氧气体506产生离子束504的离子源502。例如，惰性气体可以是氩气或氮气。离子束504传输穿过离子注入模块410的第一加速器508。第一加速器508朝向离子注入模块410的分离磁铁510静电 加速离子束504的离子。分离磁铁510使离子束504的离子朝向离子注入模块410的孔径512弯曲以通过质量来分离离子。具有目标质量的那些离子传输穿过孔径512到达离子注入模块410的第二加速器514。第二加速器514朝向扫描器518静电加速目标离子束516，第二加速器514控制目标离子束516在晶圆520上的撞击。晶圆520布置在室522内并且位于支撑结构524上面。在一些实施例中，离子束516的宽度小于STI区域的宽度，离子束516将撞击在STI区域上。例如，离子束516可以具有约20-40纳米的宽度。

参考图6A，提供了紫外固化模块406的一些实施例的截面图600A。紫外固化模块406包括布置在主反射镜604之上的光源602。光源602产生紫外光606，和主反射镜604将紫外光606导向晶圆608。光源602可以是固定的或扫描的。对于后者，例如，光源602可以绕与晶圆608的中心对准的垂直轴扫描约180度。紫外光606传输穿过紫外固化模块406的窗口610并且撞击在晶圆608上。晶圆608布置在室614内的支撑结构612上，并且窗口610位于室614上面。例如，窗口610可以是石英。在一些实施例中，副反射镜616布置在主反射器604和窗口610之间。副反射镜616捕获注定会超出晶圆608的边缘的紫外光并且将捕获的光重新导向至晶圆608以防止光损失。

参照图6B，提供了沿着主反射器604的下表面截取的图6A的紫外固化模块406的一些实施例的纵向视图600B。如图所示，光源602包括宽带灯618，宽带灯618来回移动约180度以改进晶圆608的辐照度。在一些实施例中，相对于固定的光源，辐照度改进了从约476瓦/平方米(W/m²)至约869W/m²。

参考图7至图9、图10A至图10E和图11A至图11F，提供了处于各个制造阶段的半导体结构的一些实施例的截面图以示出图3的方法。虽然结合该方法来描述图7至图9、图10A至图10E和图11A至图11F，但是应当理解，在图7至图9、图10A至图10E和图11A至图11F中公开的结构不限制于该方法，相反，可以代表独立于该方法的结构。类似地，虽然该方法结合图7至图9、图10A至图10E和图11A至图11F来描述，但是 应当理解，该方法不限制于在图7至图9、图10A至图10E和图11A至图11F中公开的结构，相反，可以代表独立于在图7至图9、图10A至图10E和图11A至图11F中公开的结构。

图7示出了对应于步骤302的一些实施例的截面图700。如图所示，提供具有按照顺序堆叠在半导体衬底106’上方的第一介电层112’和硬掩模层702的半导体衬底106’。例如，半导体衬底106’可以是块状硅衬底或SOI衬底。例如，第一介电层112’可以是诸如二氧化硅的氧化物。例如，硬掩模层702可以是诸如氮化硅的氮化物。

图8示出了对应于步骤304的一些实施例的截面图800。如图所示，实施穿过第一介电层112’、硬掩模层702和半导体衬底106’的区域的第一蚀刻以在半导体衬底106’中形成沟槽104。在一些实施例中，该沟槽104具有超过例如约七的高纵横比。此外，在一些实施例中，该沟槽104具有约200-250纳米(例如，230纳米)的深度，和/或具有逐渐变细的约20至40纳米的宽度。例如，沟槽104的侧壁可以与沟槽104的下表面呈大约87度的角。

为了实施第一蚀刻，可以在硬掩模层702上方形成光刻胶层802，并且光刻胶层802掩蔽硬掩模层702的围绕沟槽104的区域。然后可以根据光刻胶层802的图案，将一种或多种蚀刻剂应用于硬掩模层702、第一介电层112’，和半导体衬底106’。在一些实施例中，在应用一种或多种蚀刻剂804之后，可以剥离或以其他方式去除光刻胶层802。在可选实施例中，在对硬掩模层702应用蚀刻剂之后，可以剥离或以其他方式去除光刻胶层802。之后，可以将一种或多种额外的蚀刻剂804应用于第一介电层112’和半导体衬底106’。在这些实施例中，将光刻胶层802的图案转印至硬掩模层702，并且剩余的硬掩模层702’用作第一介电层112’和半导体衬底106’的掩模。

图9示出了对应于步骤306的一些实施例的截面图900。如图所示，形成内衬于沟槽104的第二介电层108。第二介电层108通常共形地形成并且具有大约均匀的厚度。在一些实施例中，第二介电层108在剩余的硬掩模层702’下方沿着剩余的半导体衬底106的上表面延伸。在这样的实施 例中，在剩余的硬掩模层702’的侧壁之外，横向地回蚀刻剩余的第一介电层112”。例如，第二介电层108可以是诸如氧化物的电介质。

为了形成第二介电层108，可以在剩余的第一介电层112”内实施第二蚀刻以相对于剩余的硬掩模层702’的侧壁横向地凹进剩余的第一介电层112”的侧壁。例如，第二蚀刻的蚀刻剂可以是相对于剩余的硬掩模层702’和/或剩余的半导体衬底106对剩余的第一介电层112”具有选择性的。在实施第二蚀刻之后，可以在剩余的半导体衬底106的暴露区域上通过热氧化来生长第二介电层108。例如，原位蒸汽生成(ISSG)可以用于生长第二介电层108。

图10A至图10E示出了图3的方法的一些实施例的截面图1000A至1000E，其中，实施了步骤312但没有实施步骤308。

图10A示出了对应于步骤310的一些实施例的截面图1000A。如图所示，第三介电层110’形成在剩余的硬掩模层702’和第二介电层108上方，并且填充沟槽104的剩余部分。其中，沟槽104的纵横比较高(例如，超过约七)，空隙或间隙1002可以形成在第三介电层110’内。第三介电层110’可以共形地形成和/或例如作为诸如氧化物的电介质。此外，可以通过例如HARP形成第三介电层110’。例如，HARP可以包括利用臭氧(O₃)和正硅酸乙酯(TEOS)工艺化学物质的次大气压化学汽相沉积(SACVD)。此外，可以使用图4的集群工艺工具来实施HARP。

图10B示出了对应于步骤312的一些实施例的截面图1000B。如图所示，对第三介电层110’实施紫外固化工艺。紫外固化工艺将第三介电层110’暴露于紫外光1004。例如，紫外光1004可以具有小于约250纳米的波长，和/或大于约5.2电子伏特的能量。此外，例如，紫外光1004可以打破第三介电层110’内的氧和乙基基团(C2H5)之间的键。这有利地提高了退火效率，这将在后文中论述。在一些实施例中，使用图4的集群工艺工具和/或图5的紫外固化模块406来实施紫外固化工艺。

图10C示出了对应于步骤314的一些实施例的截面图1000C。如图所示，对固化后的第三介电层110”实施退火工艺。退火工艺包括蒸汽退火工艺和在一些实施例中，包括干退火工艺。通过紫外固化工艺提高了退火工 艺(例如，蒸汽退火工艺)的效率，这有利地导致固化的第三介电层110”中的任何空隙或间隙1002的去除或者任何空隙或间隙1002的尺寸的降低。例如，退火工艺可以形成压缩固化后的第三介电层110”的压缩膜(未示出)，和从而去除或减小孔隙或间隙1002的尺寸。例如，可以以水(H₂O)实施蒸汽退火工艺，并且可以以氮气(N₂)实施干退火工艺。

图10D示出了对应于步骤316的一些实施例的截面图1000D。如图所示，对退火后的第三介电层110”’实施平坦化至大约与剩余的硬掩模层702’的上表面平齐的位置处。为了实施平坦化，可以对退火的第三介电层110”’实施化学机械抛光(CMP)和/或回蚀刻。

图10E示出了对应于步骤318的一些实施例的截面图1000E。如图所示，实施穿过剩余的硬掩模层702’的第三蚀刻以去除剩余的硬掩模层702’。可以对剩余的硬掩模层702’应用对剩余的硬掩模层702’具有选择性的蚀刻剂1006来实施第三蚀刻。例如，相对于剩余的第一和/或第三介电层110、112和/或第二介电层108，蚀刻剂1006可以对剩余的硬掩模层702’具有选择性。

图11A至图11F示出了图3的方法的一些实施例的截面图1100A至1100F，其中，实施步骤308而不实施步骤312。

图11A示出了对应于步骤308的一些实施例的截面图1100A。如图所示，将离子1102注入至第二介电层108的注入区内以形成沿着沟槽104的下部区域延伸的注入区202。例如，注入区202可以限制于沟槽104的侧壁和/或对应于侧壁的诸如33％或50％的百分比。此外，例如，注入区202可以从沟槽104的下表面延伸和/或沿着下表面延伸。如后文中所论述的，离子1102可以改进沿着注入区202的沉积速率，这可以导致沟槽104的下部区域比上部区域填充得更快。

例如，离子1102可以从诸如氩气或氮气的惰性气体产生，或者从氧气产生。在一些实施例中，其中，离子1102是由氩气产生的，可以以约2瓦的能量、约3.72 E15个离子每平方厘米(离子/cm²)的剂量、约62埃的投射深度和约6％的浓度来对第二介电层108实施注入。在其他实施例中，其中，离子1102是由氧气产生的，可以以约2瓦的能量、约5.22 E15个离子 /cm²的剂量、约87埃的投射深度和约6％的浓度来对第二介电层108实施注入。此外，例如，可以通过撞击在沟槽104的表面上的离子的角度来控制注入区202的位置、浓度和/或深度。也就是说，可以通过离子束的倾斜或角度来控制注入区202的位置、浓度和/或深度。在一些实施例中，使用图4的集群工艺工具和/或图6A和图6B的离子注入模块410来实施离子注入工艺。例如，可以使用VARIAN VIISTA TRIDENT系统和/或以小于沟槽104的宽度的离子束宽度(例如，宽度小于约20-40纳米)来实施离子注入工艺。

图11B和图11C示出了对应于步骤310的一些实施例的截面图1100B、1100C。如图11B所示，第三介电层110””部分地形成在剩余的硬掩模层702’和注入的第二介电层108’上方，并且部分地填充沟槽104的剩余部分。由于注入区202，沟槽104的下部区域填充的更快并且部分地形成的第三介电层110””沿着下部区域更厚。如图11C所示，第三介电层110””完全地形成在剩余的硬掩模层702’和注入的第二介电层108’上方，并且填充沟槽104的剩余部分。在一些实施例中，第三介电层110””，110””’是通过HARP形成的和/或共形地形成的。有利地，因为第三介电层110””，110””’沿着沟槽104的下部区域形成得更快，在第三介电层110””，110””’中可以不形成空隙或间隙。此外，在一些实施例中，由诸如氧化物的电介质形成第三介电层110””，110””’。

图11D示出了对应于步骤314的一些实施例的截面图1100D。如图所示，对第三介电层110””，110””’实施退火工艺。退火工艺包括蒸汽退火工艺和在一些实施例中，包括干退火工艺。例如，可以以水(H₂O)实施蒸汽退火工艺，并且可以以氮气实施干退火工艺。在一些实施例中，通过离子注入工艺提高了退火工艺(例如，蒸汽退火工艺)的效率。

图11E示出了对应于步骤316的一些实施例的截面图1000E。如图所示，对退火后的第三介电层110”’实施平坦化至大约与剩余的硬掩模层702’的上表面平齐的位置处。为了实施平坦化，可以实施CMP和/或回蚀刻。

图11F示出了对应于步骤318的一些实施例的截面图1100F。如图所示，实施穿过剩余的硬掩模层702’的第三蚀刻以去除剩余的硬掩模层702’。 可以对剩余的硬掩模层702’应用对剩余的硬掩模层702’具有选择性的蚀刻剂1104来实施第三蚀刻。例如，相对于剩余的第一和/或第三介电层110、112和/或注入的第二介电层108’，蚀刻剂1104可以对剩余的硬掩模层702’具有选择性。

因此，从上文可以看出，本发明提供了一种用于制造STI区的方法。提供具有沟槽的半导体衬底。形成内衬于沟槽的第一介电层。在第一介电层上方形成填充沟槽的第二介电层。对第二介电层实施紫外固化工艺。对第二介电层实施退火工艺。

在其他实施例中，本发明提供了一种用于制造STI区的方法。提供具有沟槽的半导体衬底。形成内衬于沟槽的第一介电层。将离子注入第一介电层的注入区，注入区沿着沟槽的下部区域延伸并且限制于沟槽的下部区域。在第一介电层上方形成填充沟槽的第二介电层。对第二介电层实施退火工艺。

在又一实施例中，本发明提供了一种用于STI区的半导体结构。半导体结构包括：具有沟槽的半导体衬底，其中，沟槽具有超过约7比1的高度与宽度比。第一介电层内衬于沟槽。第二介电层连续地填充第一介电层上方的沟槽而在第二介电层内没有孔隙。第二介电层是氧化物。

根据本发明的一个实施例，提供了一种用于制造浅沟槽隔离(STI)区的方法，所述方法包括：提供具有沟槽的半导体衬底；形成内衬于所述沟槽的第一介电层；在所述第一介电层上方形成填充所述沟槽的第二介电层；对所述第二介电层实施紫外固化工艺；以及对所述第二介电层实施退火工艺。

在上述方法中，实施所述紫外固化工艺包括：将所述第二介电层暴露于具有小于约250纳米的波长的紫外光。

在上述方法中，实施所述紫外固化工艺包括：使伸长的紫外光源围绕与晶圆的中心大致对准的垂直轴扫描约180度，其中，所述半导体衬底布置在所述晶圆的中心内。

在上述方法中，形成所述第二介电层包括：实施高纵横比工艺(HARP)。

在上述方法中，实施所述退火工艺包括：实施蒸汽退火工艺；以及实 施干退火工艺。

在上述方法中，还包括：形成具有超过约7比1的高度与宽度比的所述沟槽。

在上述方法中，所述第二介电层包括二氧化硅(SiO₂)。

在上述方法中，还包括：提供中间半导体衬底，所述中间半导体衬底具有按照顺序堆叠在所述中间半导体衬底上方的第三介电层和硬掩模层；实施穿过所述第三介电层、所述硬掩模层和所述半导体衬底的区域的第一蚀刻以形成所述沟槽；对第二介电层实施平坦化以平坦化至大约与所述硬掩模层的上表面平齐处；以及实施穿过所述硬掩模层的第二蚀刻以去除所述硬掩模层。

根据本发明的另一些实施例，还提供了一种用于制造浅沟槽隔离(STI)区的方法，所述方法包括：提供具有沟槽的半导体衬底；形成内衬于所述沟槽的第一介电层；将离子注入所述第一介电层的注入区内，所述注入区沿着所述沟槽的下部区域延伸并且限制于所述沟槽的下部区域；形成填充所述第一介电层上方的所述沟槽的第二介电层；以及对所述第二介电层实施退火工艺。

在上述方法中，还包括：从惰性气体或氧气生成所述离子。

在上述方法中，注入离子包括：倾斜离子束以使离子集成于所述第一介电层的注入区。

在上述方法中，形成所述第二介电层包括：实施高纵横比工艺(HARP)。

在上述方法中，实施所述退火工艺包括：实施蒸汽退火工艺；以及实施干退火工艺。

在上述方法中，还包括：形成具有超过约7比1的高度与宽度比的所述沟槽。

在上述方法中，还包括：形成二氧化硅(SiO₂)的所述第二介电层。

在上述方法中，还包括：提供中间半导体衬底，所述中间半导体衬底具有按照顺序堆叠在所述中间半导体衬底上方的第三介电层和硬掩模层；实施穿过所述第三介电层、所述硬掩模层和所述半导体衬底的区域的第一蚀刻以形成所述沟槽；对第二介电层实施平坦化以平坦化至大约与所述硬 掩模层的上表面平齐处；以及实施穿过所述硬掩模层的第二蚀刻以去除所述硬掩模层。

根据本发明的又一些实施例，还提供了一种用于浅沟槽隔离(STI)区的半导体结构，所述半导体结构包括：半导体衬底，具有沟槽，其中，所述沟槽具有超过约7比1的高度与宽度比；第一介电层，内衬于所述沟槽；以及第二介电层，连续地填充所述第一介电层上方的沟槽而在所述第二介电层内没有孔隙，其中，所述第二介电层是氧化物。

在上述半导体结构中，所述第一介电层包括：注入区，沿着所述沟槽的下部区域延伸，并且所述注入区注入有来自惰性气体或氧气的离子。

在上述半导体结构中，所述注入区沿着所述第一介电层的侧壁从所述第一介电层的下表面延伸。

在上述半导体结构中，所述注入区限制于所述沟槽的下半部分。

上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解、他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到、这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下、在此他们可以做出多种变化、替换以及改变。