鳍式场效应晶体管的形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种鳍式场效应晶体管的形成方法。

背景技术：

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。

为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件。鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面、以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。

然而，随着半导体器件的尺寸不断缩小，鳍式场效应晶体管的制造工艺受到了挑战，难以保证鳍式场效应晶体管的性能稳定。

技术实现要素：

本发明解决的问题是提供一种鳍式场效应晶体管的形成方法，所形成的鳍式场效应晶体管性能改善。

为解决上述问题，本发明提供一种鳍式场效应晶体管的形成方法，包括：提供衬底，所述衬底包括第一区域和第二区域，所述衬底的第一区域和第二区域表面分别具有鳍部，所述衬底表面具有第一隔离层，所述第一隔离层覆盖部分鳍部的侧壁，且所述第一隔离层表面低于所述鳍部的顶部表面；在所述第一隔离层表面形成第一掺杂层，所述第一掺杂层覆盖部分鳍部的侧壁， 且所述第一掺杂层表面低于所述鳍部的顶部表面，所述第一掺杂层内具有第一类型离子；在所述第一掺杂层表面以及鳍部的侧壁和顶部表面形成第一阻挡层；去除位于第二区域第一掺杂层表面的部分第一阻挡层以及第二区域的第一掺杂层，保留位于第二区域鳍部侧壁表面的部分第一阻挡层，并暴露出第二区域的部分鳍部侧壁；在去除第二区域的部分第一阻挡层和第一掺杂层之后，在第二区域暴露出的鳍部侧壁表面形成第二掺杂层，所述第二掺杂层内具有第二类型离子；进行退火工艺，驱动第一掺杂层内的第一类型离子扩散入第一区域的鳍部内，驱动第二掺杂层内的第二类型离子扩散入第二区域的鳍部内；在所述退火工艺之后，去除第一掺杂层、第一阻挡层和第二掺杂层；在去除第一掺杂层、第一阻挡层和第二掺杂层之后，在所述第一隔离层表面形成第二隔离层，所述第二隔离层覆盖部分鳍部的侧壁，且所述第二隔离层表面低于所述鳍部的顶部表面。

可选的，所述第一掺杂层的形成步骤包括：在所述第一隔离层表面以及鳍部的侧壁和顶部表面形成第一掺杂膜；平坦化所述第一掺杂膜；在平坦化之后，回刻蚀所述第一掺杂膜直至暴露出鳍部的侧壁和顶部表面为止。

可选的，去除位于第二区域第一掺杂层表面的部分第一阻挡层以及第二区域的第一掺杂层的步骤包括：在第一区域的第一阻挡层表面形成图形化层；以所述图形化层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第一阻挡层，直至暴露出第二区域的第一掺杂层表面为止；在刻蚀所述第一阻挡层之后，采用各向同性的刻蚀工艺刻蚀所述第一掺杂层，直至暴露出第二区域的第一隔离层表面和第二区域的部分鳍部侧壁表面为止。

可选的，所述第二掺杂层的形成步骤包括：在所述第一阻挡层表面、第一掺杂层的侧壁表面、第二区域的第一隔离层表面、第二区域暴露出的鳍部侧壁和顶部表面形成第二掺杂膜；回刻蚀所述第二掺杂膜直至暴露出第二区域的第一隔离层表面为止。

可选的，所述第一隔离层的形成步骤包括：在所述衬底表面以及鳍部的侧壁和顶部表面形成第一隔离膜；平坦化所述第一隔离膜；在平坦化之后，回刻蚀所述第一隔离膜直至暴露出鳍部的侧壁和顶部表面为止。

可选的，所述第一隔离膜的形成工艺为流体化学气相沉积工艺。

可选的，还包括：在形成所述第一隔离层之前，在所述衬底表面以及鳍部的侧壁和顶部表面形成界面层；所述第一隔离层形成于所述界面层表面；在去除第二区域的第一掺杂层之后，去除鳍部侧壁表面暴露出的界面层。

可选的，所述界面层的材料为氧化硅。

可选的，还包括：所述第二掺杂层表面形成第二阻挡层。

可选的，所述第二隔离层的形成步骤包括：在所述第一隔离层表面以及鳍部的侧壁和顶部表面形成第二隔离膜；平坦化所述第二隔离膜；在平坦化之后，回刻蚀所述第二隔离膜直至暴露出鳍部的侧壁和顶部表面为止。

可选的，所述第二隔离膜的形成工艺为高密度等离子体化学气相沉积工艺。

可选的，所述鳍部的顶部表面还具有掩膜层。

可选的，在去除所述第一掺杂层、第一阻挡层和第二掺杂层之后，去除所述掩膜层。

可选的，所述第一类型离子为P型离子；所述第二类型离子为N型离子。

可选的，所述第一掺杂层的材料为硼硅玻璃；所述第二掺杂层的材料为磷硅玻璃。

可选的，所述第一类型离子为N型离子；所述第二类型离子为P型离子。

可选的，所述第一掺杂层的材料为磷硅玻璃；所述第二掺杂层的材料为硼硅玻璃。

可选的，所述退火工艺为快速热退火；所述退火工艺的温度为1000℃～1100℃，退火时间为1秒～5秒。

可选的，所述第一区域的衬底内具有第一阱区，所述第一阱区内具有第一类型离子；所述第二区域的衬底内具有第二阱区，所述第二阱区内具有第二类型离子。

可选的，还包括：在去除第一掺杂层、第一阻挡层和第二掺杂层之后， 形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分侧壁和顶部表面；在所述栅极结构两侧的鳍部内形成源区和漏区。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法中，形成于第一隔离层表面的第一掺杂层覆盖部分鳍部的侧壁，所述第一掺杂层不仅能够用于对第一区域的部分鳍部侧壁进行掺杂并形成防穿通区，所述第一掺杂层还能够在第二区域作为牺牲层；在去除第二区域的第一掺杂层之后，能够暴露出第二区域高于第一隔离层的部分鳍部侧壁，使得所形成的第二掺杂层能够位于第二区域暴露出的鳍部侧壁表面。经过退火工艺，第一掺杂层内的第一类型离子能够向相接触的鳍部内扩散，第二掺杂层内的第二类型离子能够向相接触的鳍部内扩散，从而能够分别在第一区域和第二区域的鳍部内形成掺杂离子不同的防穿通区。首先，由于在形成第一掺杂层之前，在衬底表面形成第一隔离层，在退火工艺中，第一掺杂层内的第一类型离子、以及第二掺杂层内的第二类型离子不会向衬底内扩散，有利于使位于第一区域衬底内的阱区和第二区域衬底内的阱区之间界线更为分明，避免了因第一类型离子或第二类型离子的扩散而造成第一区域和第二区域衬底内阱区之间发生穿通的问题。其次，由于直接以所述第一掺杂层作为第二区域的牺牲层，而且，仅需进行一次图形化工艺以去除第二区域的第一掺杂层，能够减少图形化工艺的次数，有利于减少工艺步骤、节省成本。再次，在形成第二隔离层之前，即通过退火在第一区域和第二区域的鳍部内分别形成防穿通区，并去除所述第一掺杂层、第一阻挡层和第二掺杂层，能够扩大相邻鳍部之间的距离，使相邻鳍部之间沟槽深宽比减小，所述第二隔离层的材料更易填充于所述沟槽内，有利于形成致密均匀的第二隔离层。因此，所形成的鳍式场效应晶体管的性能改善。

附图说明

图1至图4是一种半导体结构的形成过程的剖面结构示意图；

图5至图13是本发明实施例的鳍式场效应晶体管的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，随着半导体器件的尺寸不断缩小，鳍式场效应晶体管的制造工艺受到了挑战，难以保证鳍式场效应晶体管的性能稳定。

经过研究发现，随着用于形成鳍式场效应晶体管的鳍部尺寸不断缩小，形成于鳍部内的源区和漏区底部容易发生底部穿通(punch through)现象，即所述源区和漏区的底部之间发生穿通，在所述源区和漏区的底部产生漏电流。为了克服所述底部穿通现象，一种方法是在鳍部内进行防穿通注入，在所述源区和漏区底部之间的区域内注入反型离子，以隔离源区和漏区底部。然而，由于源区和漏区底部到鳍部顶部的距离较大，则所述防穿通注入的深度也较大，使得所述防穿通注入容易对鳍部表面和内部造成注入损伤，依旧会降低鳍式场效应晶体管的性能。

为了克服上述防穿通注入造成的注入损伤问题，图1至图4是一种半导体结构的形成过程的剖面结构示意图。

请参考图1，提供衬底100，所述衬底100表面具有鳍部101，所述衬底100和鳍部101表面具有掺杂膜102，所述掺杂膜102内具有掺杂离子。

请参考图2，在所述掺杂膜102表面形成介质膜103。

请参考图3，回刻蚀所述介质膜103(如图2所示)以形成介质层103a，所述介质层103a表面低于所述鳍部101的顶部表面。

请参考图4，去除高于介质层103a表面的掺杂膜102(如图3所示)，形成掺杂层102a；进行退火工艺，使掺杂层102a内的掺杂离子扩散入鳍部101内。

然而，随着半导体器件的密度提高，使得相邻鳍部101之间的沟槽尺寸相应缩小，相应的使相邻鳍部101之间的沟槽深宽比增大。由于所述衬底100和鳍部101表面形成掺杂膜之后再形成介质膜103，则所形成的掺杂膜102会进一步增大沟槽的深宽比，导致后续难以在沟槽内填充致密均匀的介质膜103。其次，由于所述鳍部相邻鳍部101之间的沟槽深宽比较大，容易使所述掺杂膜102本身即难以紧密地贴合于衬底100表面和鳍部101的侧壁表面，尤其是在鳍部101侧壁和衬底100表面的拐角处难以紧密贴合掺杂膜102。

为了解决上述问题，本发明提供一种鳍式场效应晶体管的形成方法，包 括：提供衬底，所述衬底包括第一区域和第二区域，所述衬底的第一区域和第二区域表面分别具有鳍部，所述衬底表面具有第一隔离层，所述第一隔离层覆盖部分鳍部的侧壁，且所述第一隔离层表面低于所述鳍部的顶部表面；在所述第一隔离层表面形成第一掺杂层，所述第一掺杂层覆盖部分鳍部的侧壁，且所述第一掺杂层表面低于所述鳍部的顶部表面，所述第一掺杂层内具有第一类型离子；在所述第一掺杂层表面以及鳍部的侧壁和顶部表面形成第一阻挡层；去除位于第二区域第一掺杂层表面的部分第一阻挡层以及第二区域的第一掺杂层，保留位于第二区域鳍部侧壁表面的部分第一阻挡层，并暴露出第二区域的部分鳍部侧壁；在去除第二区域的部分第一阻挡层和第一掺杂层之后，在第二区域暴露出的鳍部侧壁表面形成第二掺杂层，所述第二掺杂层内具有第二类型离子；进行退火工艺，驱动第一掺杂层内的第一类型离子扩散入第一区域的鳍部内，驱动第二掺杂层内的第二类型离子扩散入第二区域的鳍部内；在所述退火工艺之后，去除第一掺杂层、第一阻挡层和第二掺杂层；在去除第一掺杂层、第一阻挡层和第二掺杂层之后，在所述第一隔离层表面形成第二隔离层，所述第二隔离层覆盖部分鳍部的侧壁，且所述第二隔离层表面低于所述鳍部的顶部表面。

其中，形成于第一隔离层表面的第一掺杂层覆盖部分鳍部的侧壁，所述第一掺杂层不仅能够用于对第一区域的部分鳍部侧壁进行掺杂并形成防穿通区，所述第一掺杂层还能够在第二区域作为牺牲层；在去除第二区域的第一掺杂层之后，能够暴露出第二区域高于第一隔离层的部分鳍部侧壁，使得所形成的第二掺杂层能够位于第二区域暴露出的鳍部侧壁表面。经过退火工艺，第一掺杂层内的第一类型离子能够向相接触的鳍部内扩散，第二掺杂层内的第二类型离子能够向相接触的鳍部内扩散，从而能够分别在第一区域和第二区域的鳍部内形成掺杂离子不同的防穿通区。首先，由于在形成第一掺杂层之前，在衬底表面形成第一隔离层，在退火工艺中，第一掺杂层内的第一类型离子、以及第二掺杂层内的第二类型离子不会向衬底内扩散，有利于使位于第一区域衬底内的阱区和第二区域衬底内的阱区之间界线更为分明，避免了因第一类型离子或第二类型离子的扩散而造成第一区域和第二区域衬底内阱区之间发生穿通的问题。其次，由于直接以所述第一掺杂层作为第二区域 的牺牲层，而且，仅需进行一次图形化工艺以去除第二区域的第一掺杂层，能够减少图形化工艺的次数，有利于减少工艺步骤、节省成本。再次，在形成第二隔离层之前，即通过退火在第一区域和第二区域的鳍部内分别形成防穿通区，并去除所述第一掺杂层、第一阻挡层和第二掺杂层，能够扩大相邻鳍部之间的距离，使相邻鳍部之间沟槽深宽比减小，所述第二隔离层的材料更易填充于所述沟槽内，有利于形成致密均匀的第二隔离层。因此，所形成的鳍式场效应晶体管的性能改善。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图13是本发明实施例的鳍式场效应晶体管的形成过程的剖面结构示意图。

请参考图5，提供衬底200，所述衬底200包括第一区域210和第二区域220，所述衬底200的第一区域210和第二区域220表面分别具有鳍部201，所述衬底200表面具有第一隔离层202，所述第一隔离层202覆盖部分鳍部201的侧壁，且所述第一隔离层202表面低于所述鳍部201的顶部表面。

所述第一区域210的衬底200表面分别具有1个或多个鳍部201；所述第二区域220的衬底200表面分别具有1个或多个鳍部201。在本实施例中，第一区域210或第二区域220内相邻鳍部201之间的距离小于或等于50纳米。

在本实施例中，所述第一区域210用于形成PMOS晶体管；所述第二区域220用于形成NMOS晶体管。在其它实施例中，所述第一区域210用于形成NMOS晶体管，所述第二区域220用于形成PMOS晶体管。

所述第一区域210的鳍部201和衬底200内还具有第一阱区，所述第一阱区内具有第一类型离子；所述第二区域220的鳍部201和衬底200内还具有第二阱区，所述第二阱区内具有第二类型离子。

在本实施例中，所述第一类型离子为N型离子；所述第二类型离子为P型离子。后续掺杂入第一区域210的鳍部201内的防穿通离子为N型离子，掺杂入第二区域220的鳍部201内的防穿通离子为P型离子。所述防穿通离子相对于后续形成于鳍部201内的源区和漏区内的掺杂离子反型，以此避免 源区和漏区的底部之间发生穿通。

在本实施例中，所述鳍部201的顶部表面还具有掩膜层204，所述掩膜层204作为刻蚀形成鳍部201的掩膜，而且所述掩膜层204还能够在后续工艺过程中，用于保护鳍部201的顶部表面。在其它实施例中，所述鳍部201的顶部表面还能够不具有掩膜层204。

在本实施例中，所述鳍部201和衬底200通过刻蚀半导体基底形成。所述鳍部201的形成步骤包括：提供半导体基底；在所述半导体基底的部分表面形成掩膜层202；以所述掩膜层202为掩膜，刻蚀所述半导体基底，形成所述衬底200以及位于衬底200表面的鳍部201。所述半导体基底为硅衬底、锗衬底和硅锗衬底。在本实施例中，所述半导体基底为单晶硅衬底，即所述鳍部201和衬底200的材料为单晶硅。

所述衬底200和鳍部201的形成步骤包括：提供半导体基底；在所述半导体基底的部分表面形成掩膜层204；以所述掩膜层204为掩膜，刻蚀所述半导体基底，形成所述衬底200和鳍部201。

在一实施例中，所述第一阱区和第二阱区在刻蚀所述半导体基底之前形成。在另一实施例中，所述第一阱区和第二阱区在形成所述衬底200和鳍部201之后，采用离子注入工艺形成。

所述掩膜层204的形成步骤包括：在所述半导体基底表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化层；以图形化层为掩膜刻蚀所述掩膜材料膜直至暴露出半导体基底表面为止，形成所述掩膜层204。

在一实施例中，所述图形化层为图形化的光刻胶层，所述图形化层采用涂布工艺和光刻工艺形成。在另一实施例中，为了缩小所述鳍部201的特征尺寸、以及相邻鳍部201之间的距离，所述图形化层采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。

在一实施例中，所述图形化层的形成工艺为自对准双重图形化工艺，包 括：在掩膜材料膜表面沉积牺牲膜；在所述牺牲膜表面形成图形化的光刻胶层；以所述光刻胶层为掩膜，刻蚀所述牺牲膜直至暴露出掩膜材料膜表面为止，形成牺牲层，并去除光刻胶层；在掩膜材料膜和牺牲层表面沉积图形化膜；回刻蚀所述图形化膜直至暴露出牺牲层和掩膜材料膜表面为止，在牺牲层两侧的半导体基底表面形成图形化层；在所述回刻蚀工艺之后，去除所述牺牲层。

刻蚀所述半导体基底的工艺为各向异性的干法刻蚀工艺。所述鳍部201的侧壁相对于衬底200的表面垂直或倾斜，且当所述鳍部201的侧壁相对于衬底200表面倾斜时，所述鳍部201的底部尺寸大于顶部尺寸。在本实施例中，所述鳍部201的侧壁相对于衬底200表面倾斜。

在另一实施例中，所述鳍部通过刻蚀形成于衬底表面的半导体层形成；所述半导体层采用选择性外延沉积工艺形成于所述衬底表面。所述衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等；所述半导体层的材料为硅、锗、碳化硅或硅锗。所述衬底和半导体层的选择均不受限制，能够选取适于工艺需求或易于集成的衬底、以及适于鳍部的材料。而且，所述半导体层的厚度能够通过外延工艺进行控制，从而精确控制所形成的鳍部的高度。

在本实施例中，还包括：在形成所述第一隔离层202之前，在所述衬底200表面以及鳍部201的侧壁和顶部表面形成界面层203；所述第一隔离层202形成于所述界面层203表面。所述界面层203的材料为氧化硅；所述界面层203的形成工艺为氧化工艺；所述界面层203的厚度为5纳米～50纳米。所述氧化工艺包括原位蒸汽生成(In-Situ Steam Generation，简称ISSG)工艺、去耦等离子体氧化(Decoupled Plasma Oxidation，简称DPO)工艺、自由基氧化(Radical Oxidation)工艺或湿法氧化工艺。

在一实施例中，所述界面层203的形成工艺为原位蒸汽生成工艺。所述原位蒸汽生成工艺的参数包括：温度为700℃～1200℃，气体包括氢气和氧气，氧气流量为1slm～50slm，氢气流量为1slm～10slm，时间为20秒钟～10分钟。所述原位蒸汽生成工艺形成的界面层203具有良好的阶梯覆盖能力，能够使 所形成的界面层203紧密地覆盖于鳍部201的侧壁表面，而且所形成的界面层203的厚度均匀。

通过形成所述界面层203，能够修复所述衬底200和鳍部201表面在前序刻蚀工艺及离子注入工艺过程中受到的损伤。而且，所述界面层203还能够在后续制程中保护鳍部201和衬底200的表面。在本实施例中，所述掩膜层204的侧壁和顶部表面也形成所述界面层203。

所述第一隔离层202的形成步骤包括：在所述衬底200表面以及鳍部201的侧壁和顶部表面形成第一隔离膜；平坦化所述第一隔离膜；在平坦化之后，回刻蚀所述第一隔离膜直至暴露出鳍部201的侧壁和顶部表面为止。

在本实施例中，所述第一隔离层202的材料为氧化硅；所述第一隔离层202的厚度为5纳米～15纳米。所述第一隔离膜的形成工艺为流体化学气相沉积工艺(FCVD，Flowable Chemical Vapor Deposition)。在其它实施例中，所述第一隔离膜还能够采用其它化学气相沉积工艺或物理气相沉积工艺形成；所述其它化学气相沉积工艺包括等离子体增强化学气相沉积工艺(PECVD)或高深宽比化学气相沉积工艺(HARP)。

在本实施例中，所述流体化学气相沉积工艺的步骤包括：在所述衬底200、鳍部201和掩膜层204表面形成前驱介质膜；进行退火工艺，使前驱介质膜固化，形成所述第一隔离膜。

所述前驱介质膜的材料为含硅的可流动材料；所述可流动材料能够为含Si-H键、Si-N键和Si-O键中的一种或多种聚合的聚合体。所述前驱介质膜的形成工艺参数包括：工艺温度为60℃～70℃，本实施例中为65℃。

所述流体化学气相沉积工艺中的退火工艺能够为湿法退火工艺或干法退火工艺；所述退火工艺的参数包括：温度小于或等于600℃，退火气体包括H₂、O₂、N₂、Ar和He中的一种或多种组合，退火时间为5秒～1分钟。其中，当退火气体包括H₂和O₂时，所述退火工艺为湿法退火工艺。

所述平坦化工艺为化学机械抛光工艺(CMP)；在本实施例中，所述化学机械抛光工艺以所述掩膜层204作为停止层。回刻蚀所述第一隔离膜的工艺为各向同性的干法刻蚀工艺、各向异性的干法刻蚀工艺或湿法刻蚀工艺。

后续在所述第一隔离层202表面形成第一掺杂层，所述第一掺杂层与衬底200之间能够由所述第一隔离层202相互隔离，则第一掺杂层内的第一类型离子不会扩散到衬底200内，从而避免了衬底200内的第一阱区和第二阱区之间因第一类型离子的扩散而界线模糊的问题，防止第一阱区和第二阱区之间发生穿通，减少漏电流。

请参考图6，在所述第一隔离层202表面形成第一掺杂层205，所述第一掺杂层205覆盖部分鳍部201的侧壁，且所述第一掺杂层205表面低于所述鳍部201的顶部表面，所述第一掺杂层205内具有第一类型离子。

在本实施例中，所述第一掺杂层205用于对第一区域210的鳍部内进行掺杂以形成防穿通区。所述第一掺杂层205内也具有第一类型离子，当后续通过退火工艺驱动所述第一类型离子扩散入鳍部201之后，能够在第一区域210的鳍部201内形成防穿通区，且所述防穿通区相对于后续形成于第一区域210鳍部201内的源区和漏区反型，以此抑制源区和漏区底部因离子扩散而发生穿通(punch through)短接的问题。

所述第一掺杂层205的形成步骤包括：在所述第一隔离层202表面以及鳍部201的侧壁和顶部表面形成第一掺杂膜；平坦化所述第一掺杂膜；在平坦化之后，回刻蚀所述第一掺杂膜直至暴露出鳍部201的侧壁和顶部表面为止。

在本实施例中，所述第一区域210用于形成PMOS晶体管，则所述第一类型离子为N型离子，所述N型离子为磷离子或砷离子。在其它实施例中，所述第一区域用于形成NMOS晶体管，则所述第一类型离子为P型离子，所述第一掺杂层的材料为硼硅玻璃。

本实施例中，所述第一掺杂层205的材料为磷硅玻璃(PSG)或掺杂磷的非晶硅或多晶硅材料。所述第一掺杂层205内的第一类型离子掺杂浓度为1E15atoms/cm³～1E23atoms/cm³，所述第一掺杂层205的厚度为10纳米～20纳米。所述第一掺杂膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。当所述第一掺杂膜的材料为掺杂磷的非晶硅或多晶硅材料时，在所述沉积工艺中，能够以原位掺杂工艺将第一类型离子掺杂入掺杂 膜内。

所述第一掺杂层205还能够作为第二区域220的牺牲层，由于所述第一掺杂层205覆盖第二区域220的部分鳍部201侧壁，后续去除第二区域220的第一掺杂层205之后，能够暴露出部分鳍部201侧壁，通过对第二区域220暴露出的鳍部201进行掺杂，能够在第二区域220的鳍部201内形成防穿通区。因此，由于无需额外形成牺牲层来定义第二区域220的防穿通区，简化了工艺制程、节省了工艺时间和成本。

请参考图7，在所述第一掺杂层205表面以及鳍部201的侧壁和顶部表面形成第一阻挡层206。

所述第一阻挡层206用于保护所述鳍部201高于第一掺杂层205的侧壁表面，阻止后续形成的第二掺杂层内的离子向高于第一掺杂层205的鳍部201内扩散。

所述第一阻挡层206的材料为氮化硅、氧化硅或氮氧化硅中的一种或多种，所述第一阻挡层206的材料需要能够阻止后续形成的掺杂层内的第一类型离子扩散。在本实施例中，所述第一阻挡层205的材料为氮化硅。

所述第一阻挡层206的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，在本实施例中为原子层沉积工艺。

请参考图8，去除位于第二区域220第一掺杂层205表面的部分第一阻挡层206以及第二区域220的第一掺杂层205，保留位于第二区域220鳍部201侧壁表面的部分第一阻挡层206，并暴露出第二区域220的部分鳍部201侧壁。

去除位于第二区域220第一掺杂层205表面的部分第一阻挡层206以及第二区域220的第一掺杂层205的步骤包括：在第一区域210的第一阻挡层206表面形成图形化层207；以所述图形化层207为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第一阻挡层206，直至暴露出第二区域220的第一掺杂层205表面为止；在刻蚀所述第一阻挡层206之后，采用各向同性的刻蚀工艺刻蚀所述第一掺杂层205，直至暴露出第二区域220的第一隔离层202表面和第二区域220的部分鳍部201侧壁表面为止。

在本实施例中，所述图形化层207包括图形化的光刻胶层；所述第一掩 膜层207采用涂布工艺和光刻工艺形成。

刻蚀所述第一阻挡层206的工艺为各向异性的干法刻蚀工艺；所述各向异性的干法刻蚀工艺的参数包括：气体包括碳氟气体和载气，所述碳氟气体包括CF₄、CHF₃、CH₂F₂、CH₃F，所述载气为惰性气体，例如He，气体流量为50sccm～1000sccm，压力为2毫托～10毫托，偏置功率150瓦～800瓦。

由于所述各向异性的干法刻蚀工艺的刻蚀方向垂直于衬底200表面，位于鳍部201侧壁表面的第一阻挡层206与刻蚀方向平行或与刻蚀方向的夹角较小，因此位于鳍部201侧壁表面的第一阻挡层206不会受到刻蚀气体的刻蚀，并在所述刻蚀工艺中被保留。

去除所述第二区域220的第一掺杂层205的工艺为干法刻蚀工艺或湿法刻蚀工艺；其中，所述干法刻蚀工艺能够为各向同性的干法刻蚀工艺。在本实施例中，去除所述第二区域220的第一掺杂层205的工艺为各向同性的干法刻蚀工艺。

在本实施例中，在去除第二区域220的第一掺杂层205之后，去除鳍部201侧壁表面暴露出的界面层203，以此暴露出第二区域220的鳍部201靠近第一隔离层202的侧壁表面，后续能够向所述鳍部201暴露出的侧壁掺杂防穿通离子。

去除所述暴露出的界面层203的工艺为各向同性的干法刻蚀工艺或湿法刻蚀工艺。在本实施例中，去除所述暴露出的界面层203的工艺为SICONI工艺；所述SICONI工艺的参数包括：功率10W～100W，频率小于100kHz，刻蚀温度为40摄氏度～80摄氏度，压强为0.5托～50托，刻蚀气体包括NH₃、NF₃、He，其中，NH₃的流量为0sccm～500sccm，NF₃的流量为20sccm～200sccm，He的流量为400sccm～1200sccm，NF₃与NH₃的流量比为1:20～5:1。

所述SICONI工艺在各个方向上的刻蚀速率均匀，易于深入相邻鳍部201之间进行刻蚀，即使相邻鳍部201之间的沟槽深宽比较大。而且，采用SICONI工艺进行刻蚀时，对所述鳍部201的侧壁表面损伤较小。

后续在去除第二区域220的部分第一阻挡层206和第一掺杂层205之后，在第二区域200暴露出的鳍部201侧壁表面形成第二掺杂层，所述第二掺杂 层内具有第二类型离子。以下将结合附图对第二掺杂层的形成步骤进行说明。

请参考图9，在所述第一阻挡层206表面、第一掺杂层205的侧壁表面、第二区域220的第一隔离层202表面、第二区域202暴露出的鳍部201侧壁和顶部表面形成第二掺杂膜208。

在本实施例中，在形成第二掺杂膜208之前，还包括去除图形化层207。去除所述图形化层207的工艺包括湿法刻蚀工艺或灰化工艺。

所述第二掺杂膜208内具有第二类型离子，所述第二掺杂膜208与第二区域202暴露出的鳍部201侧壁相接触，后续通过退火工艺能够驱动第二离子扩散入第二区域220的鳍部201内，在第二区域220的鳍部201内形成防穿通区。而暴露出的鳍部201侧壁位于第一阻挡层206与第一隔离层202之间，因此后续形成于第二区域220鳍部201内的防穿通区位于所述第一阻挡层206与第一隔离层202之间。

在本实施例中，所述第二区域用于形成NMOS晶体管，所述第二类型离子为P型离子，所述P型离子包括硼离子或铟离子；后续形成于第二区域220鳍部201内的源区和漏区与防穿通区反型，以此抑制源区和漏区底部因离子扩散而发生穿通短接的问题。

本实施例中，所述第二掺杂膜208的材料为硼硅玻璃或掺杂硼的非晶硅或多晶硅材料。所述第二掺杂膜208的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；在所述沉积工艺中，能够以原位掺杂工艺将第二类型离子掺杂入第二掺杂膜208内。所述第二掺杂膜208内的硼离子浓度为3E20atoms/cm³～5E21atoms/cm³，所述第二掺杂膜208的厚度为

在另一实施例中，所述第二区域用于形成PMOS晶体管，所述第二类型离子为N型离子，所述第二掺杂膜的材料为磷硅玻璃。

在本实施例中，还包括：在所述第二掺杂膜208表面形成第二阻挡膜209；所述第二阻挡膜209的材料为氮化硅。在其它实施例中，所述第二阻挡膜209的材料还能够为氧化硅或氮氧化硅。所述第二阻挡膜209用于在后续退火工艺中，阻止所掺杂的第二类型离子向表面逸散，以保证所掺杂的第二类型离 子能够完全扩散入第二区域220的鳍部201内。

请参考图10，回刻蚀所述第二掺杂膜208(如图9所示)直至暴露出第二区域220的第一隔离层202表面为止，形成第二掺杂层208a。

在本实施例中，所述回刻蚀工艺还包括去除位于第一隔离层202上的第二阻挡膜，并在所述第二掺杂层208a表面形成第二阻挡层209a。

所述回刻蚀工艺为各向异性的干法刻蚀工艺；所述各向异性的干法刻蚀工艺的参数包括：气体包括碳氟气体和载气，所述碳氟气体包括CF₄、CHF₃、CH₂F₂、CH₃F，所述载气为惰性气体，例如He，气体流量为50sccm～1000sccm，压力为2毫托～10毫托，偏置功率150瓦～800瓦。

由于所述各向异性的干法刻蚀工艺的刻蚀方向垂直于衬底200表面，位于鳍部201侧壁表面的第二掺杂膜208和第二阻挡膜209不易受到刻蚀气体的刻蚀，从而能够所述刻蚀工艺中被保留，形成所述第二掺杂层208a表面形成第二阻挡层209a。

在本实施例中，所述回刻蚀工艺还去除位于第一掺杂层205上、以及位于鳍部顶部上的部分第二掺杂膜208和第二阻挡膜209。

通过去除第二区域220的第一隔离层202表面的第二掺杂膜208，能够避免后续的退火工艺驱动第二类型离子扩散入所述第一隔离层202内，避免所述第一隔离层202的介电常数发生变化，以此保证所述第一隔离层202的电性能稳定且符合技术需求。

在其它实施例中，还能够不回刻蚀所述第二掺杂膜208，直接进行后续的退火工艺。

请参考图11，进行退火工艺，驱动第一掺杂层205内的第一类型离子扩散入第一区域210的鳍部201内，驱动第二掺杂层208a内的第二类型离子扩散入第二区域220的鳍部201内。

在本实施例中，所述退火工艺为快速热退火；所述退火工艺的温度为1000℃～1100℃，退火时间为1秒～5秒。

所述退火工艺用于驱动所述第一掺杂层205内的第一类型离子扩散入第 一区域210的鳍部201内，在第一区域210的鳍部201内形成防穿通区；同时，所述退火工艺用于驱动第二掺杂层208a内的第二类型离子扩散入第二区域220的鳍部201内，在所述第二区域220的鳍部201内形成防穿通区。

请参考图12，在所述退火工艺之后，去除第一掺杂层205(如图11所示)、第一阻挡层206(如图11所示)和第二掺杂层208a(如图11所示)。

在本实施例中，还包括：去除第二阻挡层209a、以及高于第一隔离层202表面的界面层203。

去除所述界面层203、第一掺杂层205、第一阻挡层206、第二掺杂层208a和第二阻挡层209a的工艺为湿法刻蚀工艺或干法刻蚀工艺，在本实施例中为湿法刻蚀工艺。在其它实施例中，所述刻蚀工艺为干法刻蚀工艺，则所述干法刻蚀工艺为各向同性的干法刻蚀工艺。

在本实施例中，在去除所述界面层203、第一掺杂层205、第一阻挡层206、第二掺杂层208a和第二阻挡层209a之后，能够增大相邻鳍部201之间的沟槽深宽比。而且，由于所述衬底200表面具有第一隔离层202，所述第一隔离层202也能够减小相邻鳍部201之间的沟槽深宽比。

在后续形成介质层时，介质层的材料易于填充于所述沟槽内，有助于使所形成的介质层致密均匀，且使得所述介质层与鳍部201和衬底200表面的结合更紧密，从而能够减少所形成的鳍式场效应晶体管的漏电流，提高器件良率。

请参考图13，在去除第一掺杂层205(如图11所示)、第一阻挡层206(如图11所示)和第二掺杂层208a(如图11所示)之后，在所述第一隔离层202表面形成第二隔离层230，所述第二隔离层230覆盖部分鳍部201的侧壁，且所述第二隔离层230表面低于所述鳍部201的顶部表面。

在去除所述第一掺杂层、第一阻挡层和第二掺杂层之后，还包括去除所述掩膜层204(如图12所示)。在本实施例中，在形成所述第二隔离层230之后，去除所述掩膜层204(如图12所示)。

所述第一隔离层205与第二隔离层230共同作为相邻鳍部之间的隔离结构。在本实施例中，所述第二隔离层230的表面高于鳍部201内的防穿通区 的顶部。在其它实施例中，所述第二隔离层230的表面齐平于鳍部201内的防穿通区的顶部。

所述第二隔离层230的形成步骤包括：在所述第一隔离层202表面以及鳍部201的侧壁和顶部表面形成第二隔离膜；平坦化所述第二隔离膜；在平坦化之后，回刻蚀所述第二隔离膜直至暴露出鳍部201的侧壁和顶部表面为止。

在本实施例中，所述第二隔离层230的材料为氧化硅，形成所述第二隔离膜的工艺为高密度等离子沉积(High Density Plasma，简称HDP)工艺；所述高密度等离子沉积工艺的参数包括：气体包括SiH₄和O₂，所述SiH₄的流量为60sccm～130sccm，所述O₂的流量为100sccm～300sccm，射频功率为2000W～5000W，气压为2毫托～8毫托。

采用高密度等离子沉积工艺形成的第二隔离膜密度较高，有利于在后续的平坦化工艺中保持表面平坦。

在其它实施例中，所述第二隔离膜的形成工艺还能够为等离子体增强化学气相沉积工艺(PECVD)或高深宽比化学气相沉积工艺(HARP)。

所述平坦化工艺为化学机械抛光工艺(CMP)。在本实施例中，所述化学机械抛光工艺以所述掩膜层204作为停止层。

回刻蚀所述介质膜的工艺为各向同性的干法刻蚀工艺、各向异性的干法刻蚀工艺或湿法刻蚀工艺。在本实施例中，所述回刻蚀工艺为各向同性的干法刻蚀工艺；所述各向同性的干法刻蚀工艺为SICONI工艺。

所述SICONI工艺在各个方向上的刻蚀速率均匀，易于深入相邻鳍部201之间进行刻蚀，即使相邻鳍部201之间的沟槽深宽比较大，也能够使刻蚀后形成的第二隔离层230表面平坦。

在本实施例中，在形成所述第二隔离层230之后，形成横跨所述鳍部201的栅极结构，所述栅极结构覆盖所述鳍部201的部分侧壁和顶部表面；在所述栅极结构两侧的鳍部201内形成源区和漏区。

所述栅极结构包括：位于鳍部201表面的伪栅氧化层、以及位于伪栅氧 化层和隔离层表面的伪栅极层。所述伪栅氧化层的材料为氧化硅，形成工艺为热氧化工艺或原位蒸汽生成(ISSG)工艺；所述伪栅极层的材料为多晶硅，形成工艺包括化学气相沉积工艺和化学机械抛光工艺。

所述栅极结构还能够包括位于伪栅氧化层和伪栅极层侧壁表面的侧墙。所述侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。所述侧墙用于定义源区和漏区与伪栅极层之间的相对位置。

在一实施例中，所述源区和漏区的形成步骤包括：在所述栅极结构两侧的鳍部201内形成开口；采用选择性外延沉积工艺在所述开口内形成应力层；在所述应力层内掺杂P型离子或N型离子。所述应力层的材料为碳化硅或硅锗。

在形成源区和漏区之后，还包括：在所述第二隔离层230和鳍部201表面形成层间介质层，所述层间介质层覆盖所述栅极结构的侧壁，且所述栅介质层暴露出所述伪栅极层；去除所述伪栅极层和伪栅氧化层，在层间介质层内形成栅极沟槽；在所述栅极沟槽的内壁表面形成栅介质层；在所述栅介质层表面形成填充满所述栅极沟槽的栅极层。其中，所述栅介质层的材料为高k介质材料(介电常数大于3.9)；所述栅极层的材料为金属，所述金属包括铜、钨、铝或银。

在一实施例中，所述栅介质层和鳍部201的侧壁和顶部表面之间还具有界面氧化层；所述界面氧化层的材料为氧化硅；所述界面氧化层的形成工艺能够为热氧化工艺；所述界面氧化层用于增强所述栅介质层与鳍部201表面之间的结合强度。

在其它实施例中，在所述栅极层和栅介质层之间，还能够形成功函数层、覆盖层(cap layer)和阻挡层(barrier layer)中的一种或多种组合。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。