半导体结构的形成方法与流程

本发明涉及半导体制造领域，特别涉及一种半导体结构的形成方法。

背景技术：

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。

为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件。鳍式场效应晶体管的结构包括：位于半导体基底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面、以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。

然而，随着半导体器件的尺寸不断缩小，鳍式场效应晶体管的制造工艺受到了挑战，难以保证鳍式场效应晶体管的性能稳定。

技术实现要素：

本发明解决的问题是提供一种半导体结构的形成方法，以改善半导体结构构成的半导体器件的可靠性和性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

形成基底，所述基底包括核心区和外围区，所述基底的核心区和外围区表面均包括鳍部以及位于鳍部之间的隔离结构，所述隔离结构的顶部表面低于所述鳍部的顶部表面；

形成覆盖外围区鳍部侧壁的侧墙；

向所述核心区和外围区的隔离结构内注入防穿通离子，所述防穿通离子扩散进入鳍部，在鳍部内形成防穿通层；

进行退火工艺处理，以激活所述防穿通层。

可选的，形成覆盖外围区鳍部侧壁的侧墙的步骤中，所述侧墙的厚度在到范围内。

可选的，形成覆盖外围区鳍部侧壁的侧墙的步骤中，所述侧墙的材料包括氮化硅。

可选的，形成覆盖外围区鳍部侧壁的侧墙的步骤包括：形成覆盖所述鳍部表面以及所述隔离结构表面的侧墙材料层；去除所述鳍部顶部表面以及隔离结构表面的侧墙材料层；去除位于核心区鳍部侧壁的侧墙，以形成覆盖外围区鳍部侧壁的侧墙。

可选的，形成覆盖所述鳍部表面以及所述隔离结构表面的侧墙材料层的步骤中，所述侧墙材料层的厚度在到范围内。

可选的，去除所述鳍部顶部表面以及隔离结构表面的侧墙材料层的步骤包括：采用干法刻蚀方式去除所述鳍部顶部表面以及隔离结构表面的侧墙材料层。

可选的，去除所述鳍部顶部表面以及隔离结构表面的侧墙材料层的步骤之后，去除位于核心区鳍部侧壁的侧墙的步骤之前，所述形成方法还包括：形成填充外围区鳍部之间并覆盖外围区鳍部顶部和侧壁的掩膜层。

可选的，去除位于核心区鳍部侧壁的侧墙的步骤之后，向所述核心区和外围区的隔离结构内注入防穿通离子的步骤之前，所述形成方法还包括：去除所述掩膜层。

可选的，去除位于核心区鳍部侧壁的侧墙的步骤包括：采用湿法刻蚀的方式去除位于核心区鳍部侧壁的侧墙。

可选的，所述形成基底的步骤包括：提供半导体衬底；刻蚀所述半导体衬底以形成基底和位于基底表面的鳍部；在相邻鳍部之间形成隔离结构，所述隔离结构的顶部表面低于所述鳍部的顶部表面。

可选的，在相邻鳍部之间形成隔离结构的步骤包括：形成隔离材料层，所述隔离材料层填充于相邻鳍部之间，且所述隔离材料层的顶部表面高于所述鳍部的顶部表面；去除所述隔离材料层顶部的部分厚度，露出所述鳍部的部分侧壁，以形成隔离结构。

可选的，形成隔离材料层的步骤包括：采用流体化学气相沉积工艺形成所述隔离材料层。

可选的，形成基底的步骤中，所述隔离结构的材料包括氧化硅。

可选的，向所述核心区和外围区的隔离结构内注入防穿通离子的步骤包括：采用侧向扩散注入的方式向所述核心区和外围区的隔离结构内注入防穿通离子。

可选的，进行退火工艺处理的步骤包括：采用快速退火的方式进行退火工艺处理。

可选的，进行退火工艺处理的步骤包括：所述退火温度在950℃到1200℃范围内，退火时间为5秒到20秒范围内。

可选的，在激活所述防穿通层的步骤之后，所述形成方法还包括：去除外围区鳍部侧壁的侧墙。

与现有技术相比，本发明的技术方案具有以下优点：

本发明通过在外围区鳍部侧壁形成侧墙之后，进行防穿通离子的注入。由于外围区鳍部侧壁形成有侧墙，因此在进行防穿通离子注入时，外围区防穿通离子注入位置与鳍部之间的距离大于在核心区防穿通离子注入位置与鳍部之间的距离，从而使扩散进入外围区鳍部底部的防扩散离子浓度低于扩散进入核心区鳍部底部的防穿通离子浓度，使所形成的外围区防穿通层内离子的掺杂浓度低于核心区防穿通层内离子的掺杂浓度，降低了由于防穿通层离子掺杂浓度过高而造成结漏电流过高现象出现的可能，提高了所形成晶体管的性能，改善了所形成半导体结构的性能和稳定性。

附图说明

图1至图9是本发明所提供半导体结构形成方法一实施例各个步骤的结 构示意图。

具体实施方式

由背景技术可知，随着半导体器件的尺寸不断缩小，鳍式场效应晶体管的制造工艺受到了挑战，难以保证鳍式场效应晶体管的性能稳定。

现结合现有技术半导体结构的形成过程分析其稳定性问题的原因：

经过研究发现，随着用于形成鳍式场效应晶体管的鳍部尺寸不断缩小，形成于鳍部内的源区和漏区底部容易发生底部穿通(punch through)现象，即所述源区和漏区的底部之间发生穿通，在所述源区和漏区的底部产生漏电流。为了克服所述底部穿通现象，一种方法是在鳍部内进行防穿通注入，在所述源区和漏区底部之间的区域内注入反型离子，以隔离源区和漏区底部。

但是在鳍部内进行防穿通注入，注入工艺的随机掺杂涨落(Random Doping Fluctuation,RDF)会引起鳍式场效应晶体管沟道区域出现晶格失配的问题。而且由于注入的是反型离子，因此反型离子的向上扩散还会引起所形成鳍式场效应晶体管沟道区性能的变化。因此在进行防穿通注入时，需严格控制注入的能量和剂量等工艺参数。

现有技术中，外围的输入输出器件(I/O Device)具有更高的阈值电压、耐压能力更强、驱动能力更强，因此输入输出器件的尺寸往往大于核心器件(Core Device)。也就是说，核心器件的尺寸更小，短沟道效应更明显。所以核心器件防穿通注入的剂量更大。但是对于输入输出器件而言，核心器件所采用防穿通注入剂量过大。防穿通注入剂量的增大会使器件的结漏电流(junction leakage)随之增大。因此过大的防穿通注入剂量会使输入输出器件的结漏电流过大，从而影响所形成输入输出器件的性能，影响所形成半导体结构的性能和稳定性。

为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：

形成基底，所述基底包括核心区和外围区，所述基底的核心区和外围区表面均包括鳍部以及位于鳍部之间的隔离结构，所述隔离结构的顶部表面低于所述鳍部的顶部表面；形成覆盖外围区鳍部侧壁的侧墙；向所述核心区和外围区的隔离结构内注入防穿通离子，所述防穿通离子扩散进入鳍部，在鳍 部内形成防穿通层；进行退火工艺处理，以激活所述防穿通层。

本发明通过在外围区鳍部侧壁形成侧墙之后，进行防穿通离子的注入。由于外围区鳍部侧壁形成有侧墙，因此在进行防穿通离子注入时，外围区防穿通离子注入位置与鳍部之间的距离大于在核心区防穿通离子注入位置与鳍部之间的距离，从而使扩散进入外围区鳍部底部的防扩散离子浓度低于扩散进入核心区鳍部底部的防穿通离子浓度，使所形成的外围区防穿通层内离子的掺杂浓度低于核心区防穿通层内离子的掺杂浓度，降低了由于防穿通层离子掺杂浓度过高而造成结漏电流过高现象出现的可能，提高了所形成晶体管的性能，改善了所形成半导体结构的性能和稳定性。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图1至图9，示出了本发明所提供半导体结构形成方法一实施例各个步骤的结构示意图。

参考图1至图3，形成基底100，所述基底100包括核心区100c和外围区100i，所述基底100的核心区100c和外围区100i表面均包括鳍部101以及位于鳍部101之间的隔离结构103，所述隔离结构103的顶部表面低于所述鳍部101的顶部表面。

所述核心区100c用于形成核心器件(Core Device)，位于核心区100c基底100表面的鳍部用于形成核心晶体管；所述外围区100i用于形成输入输出器件(I/O Device)，位于外围区100i基底100表面的鳍部101用于形成传输晶体管。由于输入输出器件(I/O Device)需要具有更高的阈值电压、更强的耐压能力和驱动能力，因此输入输出器件的尺寸往往大于核心器件(Core Device)的尺寸，也就是说，后续在核心区100c基底100表面的鳍部101内形成的核心晶体管的尺寸小于在外围区100i基底100表面的鳍部101内形成的传输晶体管。

形成所述基底100的步骤包括：提供半导体衬底；刻蚀所述半导体衬底以形成基底100和位于基底100表面的鳍部101；在相邻鳍部101之间形成隔离结构103，所述隔离结构103的顶部表面低于所述鳍部101的顶部表面。

具体的，参考图1，提供半导体衬底；刻蚀所述半导体衬底以形成基底100和位于基底100表面的鳍部101。

所述半导体衬底用于为后续工艺提供操作平台，以及刻蚀形成鳍部101。所述半导体衬底的材料选自单晶硅、多晶硅或者非晶硅；所述半导体衬底也可以选自硅、锗、砷化镓或硅锗化合物；所述半导体衬底还可以是其他半导体材料。本发明对此不作限制。本实施例中，所述半导体衬底为单晶硅衬底，因此所述基底100和所述鳍部101的材料均为单晶硅。

在本发明的其他实施例中，所述半导体衬底还可以选自具有外延层或外延层上硅结构。具体的，所述半导体衬底可以包括衬底以及位于所述衬底表面的半导体层。所述半导体层可以采用选择性外延沉积工艺形成于所述衬底表面。所述衬底可以为硅衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III-V族化合物衬底，例如氮化镓衬底或者砷化镓衬底等；所述半导体层的材料为硅、锗、碳化硅或硅锗等。所述衬底和半导体层的选择均不受限制，能够选取适于工艺需求或易于集成的衬底、以及适于形成鳍部101的材料。而且所述半导体层的厚度能够通过对外延工艺的控制，从而精确控制所属形成鳍部101的高度。

刻蚀所述半导体衬底以形成基底100和位于基底100表面的鳍部101的步骤包括：在所述半导体衬底表面形成图形化的第一掩膜102；以所述图形化的第一掩膜102为掩膜，刻蚀所述半导体衬底，形成基底100以及位于基底100表面的鳍部101。

图形化的所述第一掩膜102用于定义所述鳍部101的位置和尺寸。形成图形化的第一掩膜102的步骤包括：在所述半导体衬底表面形成第一掩膜材料层；在所述第一掩膜材料层表面形成第一图形化层；以所述第一图形化层为掩膜刻蚀所述第一掩膜材料层直至露出所述半导体衬底表面，形成所述第一掩膜102。具体的，所述第一掩膜102的材料为氮化硅。

需要说明的是，本实施例中，在形成图形化的所述第一掩膜102的步骤之前，所述形成方法还包括在所述半导体衬底表面形成缓冲层(图中未示出)，以减小所述第一掩膜102和所述半导体衬底之间的晶格失配。具体的，本实 施例中所述缓冲层的材料为氧化物。

所述第一图形化层可以为图形化的光刻胶层，采用涂布工艺和光刻工艺形成。此外为了缩小所述鳍部的特征尺寸，以及相邻鳍部之间的距离，所述第一图形化层还可以采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。

刻蚀所述半导体衬底的工艺为各向异性的干法刻蚀工艺。因此所述形成的鳍部101的侧壁相对于所述基底100的表面垂直或倾斜，且当所述鳍部101的侧壁相对于所述基底100表面倾斜时，所述鳍部101的底部尺寸大于顶部尺寸。具体的，本实施例中，所述鳍部101的侧壁垂直于基底100。

需要说明的是，在形成鳍部101的过程中，被刻蚀的半导体衬底表面可能存在损伤或微小的凹凸不平，为了对所述半导体衬底表面的损伤或凹凸不平进行修复，以改善所形成半导体结构的性能，本实施例中，在形成鳍部101的步骤之后，所述形成方法还包括：在所述基底100以及鳍部101的表面形成修复氧化层(Liner oxide)(图中未示出)。所述修复氧化层还可以圆滑所述基底100以及鳍部101表面的尖角，并充当后续所形成的膜层与所述基底100以及鳍部101之间的缓冲层，以减小晶格失配。具体的，可以通过化学气相沉积或热氧化的方式形成所述修复氧化层。但是在本发明的其他实施例中，也可以不形成所述修复氧化层，通过对所述基底和鳍部进行退火处理以修复损伤，本发明对此不作限制。

本实施例中，在核心区100c和外围区100i的基底100表面分别形成2个相互平行的鳍部101。但是这种做法仅为一示例，本发明对所述基底100表面形成鳍部101的数量不做限制。

参考图2和图3，在相邻鳍部101之间形成隔离结构103，所述隔离结构103的顶部表面低于所述鳍部101的顶部表面。

具体的，形成所述隔离结构103的步骤包括：

参考图2，形成隔离材料层103a，所述隔离材料层103a填充于相邻鳍部 101之间，且所述隔离材料层103a的顶部表面高于所述鳍部101的顶部表面。

需要说明的是，本实施例中，所述鳍部101顶部表面还覆盖有第一掩膜102。因此所述隔离材料层103a的顶部表面还高于所述第一掩膜102的顶部表面。

为了提高半导体器件的密度，本实施例中相邻鳍部101之间尺寸较小，相应的相邻鳍部101之间沟槽深宽比较大。为了使所形成的隔离材料层103a能够充分填充相邻鳍部101之间，形成所述隔离材料层103的步骤包括：采用流体化学气相沉积工艺(Flowable Chemical Vapor Deposition,FCVD)形成所述隔离材料层103。

具体的，采用流体化学气相沉积工艺形成所述隔离材料层103的步骤包括：在所述基底100和所述第一掩膜102表面形成前驱体，所述前驱体为流体状态，且所述前驱体的表面高于第一掩膜102的表面；之后再通过退火工艺使所述前驱体固化，以形成隔离材料层103a。

本实施例中，所述前驱体的材料为含硅的可流动材料，所述可流动材料能够为含Si-H键、Si-N键以及Si-O键中一种或多种聚合物的聚合体。所述前驱体的形成工艺参数包括：工艺温度为60℃～70℃，本实施例中为65℃。因此，所述隔离材料层103a的材料包括氧化硅，所以由隔离材料层103a所形成隔离结构103的材料包括氧化硅。

由于所述前驱体为流体状态，因此所述前驱体能够充分填充于相邻鳍部101之间，因此所述前驱体固化所形成的隔离材料层103a也能够实现相邻鳍部101之间的充分填充。

需要说明的是，在形成隔离材料层103a的步骤之后，所述形成方法还包括对所述隔离材料层103a的顶部表面进行平坦化处理，为后续半导体工艺提高平整的操作表面。具体的，可以采用化学机械研磨的方式对所述隔离材料层103a的顶部表面进行平坦化处理。

之后，结合参考图3，去除所述隔离材料层103a顶部的部分厚度，露出所述鳍部101的部分侧壁，以形成隔离结构103。

所述隔离结构103用于实现相邻鳍部101之间的电隔离。所述隔离结构 103的顶部表面低于所述鳍部101的顶部表面，以露出所述鳍部101的侧壁，从而使后续所形成的栅极结构能够覆盖所述鳍部101的侧壁。

具体的，可以通过回刻工艺去除所述隔离材料层103a顶部的部分厚度，以形成所述隔离结构103。

参考图4至图7，形成覆盖外围区100i鳍部101侧壁的侧墙104。

侧墙104的作用是增大外围区100i鳍部101的厚度，从而增大后续进行防穿通注入时，外围区100i注入位置与外围区100i鳍部101之间的距离，从而减小经扩散进入外围区100i鳍部101防穿通离子的数量，以减小外围区100i防穿通层的掺杂浓度。具体的，本实施例中，所述侧墙104的材料包括氮化硅。

需要说明的是，如果所形成侧墙104的厚度太小，则后续进行防穿通注入时，外围区100i注入位置与外围区100i鳍部101之间的距离较小，难以减小经扩散进入外围区100i鳍部101的防穿通离子的数量，难以减小外围区100i防穿通层的掺杂浓度。具体的，本实施例中，所述侧墙104的厚度在到 范围内。

具体的，形成覆盖外围区100i鳍部101侧壁的侧墙104的步骤包括：

参考图4，形成覆盖所述鳍部101表面以及所述隔离结构103表面的侧墙材料层104a。

所述侧墙材料层104a用于形成侧墙。本实施例中，所述侧墙材料层的材料与所述侧墙的材料相同，具体可以为氮化硅。可以通过化学气相沉积、物理气相沉积或原子层沉积等方式在所述鳍部101表面以及所述隔离结构103表面形成。需要说明的是，本实施例中，所述鳍部101顶部表面还覆盖有第一掩膜102，以在半导体工艺过程中保护鳍部101。因此所述侧墙材料层104a还覆盖所述第一掩膜102的表面。

此外，如果所述侧墙材料层104a的厚度太小，则会使后续所形成的侧墙104的厚度较小，难以实现增大外围区100i注入位置与外围区100i鳍部101之间的距离，以减小经扩散进入外围区100i鳍部101防穿通离子的数量，减小外围区100i防穿通层的掺杂浓度的作用；如果所述侧墙材料层104a的厚度 过大，则会引起材料浪费和增加工艺难度的问题。具体的，本实施例中，所述侧墙材料层104a的厚度在到范围内。

参考图5，去除所述鳍部101顶部表面以及隔离结构103表面的侧墙材料层104a。

具体的，可以通过干法刻蚀的方式去除覆盖于所述第一掩膜102顶部表面和所述隔离结构103表面的侧墙材料层104a，保留覆盖于鳍部101侧壁的侧墙材料层104a，以形成侧墙104。

参考图6和图7，去除位于核心区100c鳍部101侧壁的侧墙104，以形成覆盖外围区100i鳍部101侧壁的侧墙104。

参考图6，本实施例中，在去除所述鳍部101顶部表面以及隔离结构103表面的侧墙材料层的步骤之后，去除位于核心区100c鳍部101侧壁的侧墙104的步骤之前，所述形成方法还包括：形成填充外围区100i鳍部101之间并覆盖外围区100i鳍部101顶部和侧壁的掩膜层105。

所述掩膜层105的作用是在去除所述核心区100c鳍部101侧壁侧墙104的过程中，保护外围区100i鳍部101侧壁的侧墙104。本实施例中，所述掩膜层105的材料为光刻胶，可以通过光刻胶涂覆和光刻工艺在所述外围区100i鳍部101之间填充所述掩膜层105。此外，所述掩膜层105还覆盖所述外围区100i鳍部101的侧壁以及顶部表面。

参考图7，在形成所述掩膜层105之后，可以采用湿法刻蚀的方式去除位于核心区100c鳍部101侧壁的侧墙104。具体的，本实施例中，所述侧墙104的材料为氮化硅，因此所述湿法刻蚀可以为磷酸湿法刻蚀。

参考图8，向所述核心区100c和外围区100i的隔离结构103内注入防穿通离子，所述防穿通离子扩散进入鳍部101，在鳍部101内形成防穿通层105。

需要说明的是，本实施例中，在去除位于核心区100c鳍部101侧壁的侧墙104的步骤之后，向所述核心区100c和外围区100i的隔离结构103内注入防穿通离子的步骤之前，所述形成方法还包括：去除所述掩膜层，以露出所述核心区100c和外围区100i的隔离结构103表面。

所述防穿通离子为P型离子或N型离子。具体的，向所述隔离结构103中注入的防穿通离子与所形成的晶体管的类型相反：当所形成的晶体管为NMOS晶体管时，所注入的防穿通离子为P型离子；当所形成的晶体管为PMOS晶体管时，所注入的防穿通离子为N型离子。所述防穿通离子与后续形成于鳍部101内的源区或漏区内的掺杂离子类型相反，从而能够抑制所述源区或漏区内的掺杂离子发生扩散，从而能够防止因源区或漏区底部的距离过近而发生底部穿通现象。

本实施例中，在所述核心区100c和所述外围区100i所形成的晶体管均为NMOS晶体管，因此，所注入的防穿通离子为P型离子。但是注入P型离子的做法仅为一示例，在本发明其他实施例中，当所形成的晶体管为PMOS晶体管时，所注入的防穿通离子也可以为N型离子。

向所述隔离结构103内注入的防穿通离子，经扩散进入核心区100c和外围区100i的鳍部101，在所述鳍部101底部形成防穿通层105，所述防穿通层105能够与后续在所述鳍部101内形成的源区和漏区构成PN结，因此抑制后续在鳍部101内形成的源区和漏区底部发生穿通。由于晶体内扩散离子的浓度与距离相关，距离越远，离子扩散的浓度越低。由于外围区100i鳍部101侧壁形成有侧墙104，因此与核心区101c相比，外围区100i防穿通离子注入的位置与鳍部101之间的距离大于核心区100c防穿通离子注入的位置与鳍部101之间的距离。因此扩散至外围区100i鳍部101底部的防穿通离子的浓度小于扩散至核心区100c鳍部101底部的防穿通离子的浓度。也就是说，虽然同时进行防穿通离子注入，但是由于距离不同，而使形成于外围区100i鳍部101底部的防穿通层105的掺杂浓度小于形成于核心区100c鳍部101底部的防穿通层105的掺杂浓度，从而可以降低由于防穿通离子注入剂量过大而造成的器件结漏电流增大现象出现的可能，提高所形成晶体管的性能，改善所形成半导体结构的性能。

本实施例中，可以采用侧向扩散注入(Lateral Straggle Implant)的方式向所述核心区100c和外围区100i的隔离结构103内注入防穿通离子形成防穿通层105。具体的，所述侧向扩散注入向所述隔离结构103内注入防穿通离子的工艺参数为：当所形成的晶体管为NMOS晶体管时，注入As离子，注入能 量在70KeV到110KeV，注入剂量在5.0E12atom/cm²到7.0E13atom/cm²范围内，注入角度在7°到10°范围内，所述注入角度为注入方向与所述基底100表面法线之间的夹角；当所形成的晶体管为PMOS晶体管时，注入B离子，注入能量在8KeV到30KeV，注入剂量在5.0E12atom/cm²到1.0E14atom/cm²范围内，注入角度在7°到10°范围内，所述注入角度为注入方向与所述基底100表面法线之间的夹角。

结合参考图9，进行退火工艺处理，以激活所述防穿通层105。

经所述退火工艺处理后，防穿通离子弛豫至晶格位，从而实现激活，使所形成的防穿通层105能够与后续在鳍部101内形成的源区和漏区构成PN结，从而实现防穿通功能。

所述退火工艺可以是炉管退火、快速退火或尖峰退火。本实施例中，进行退火工艺处理的步骤包括：采用快速退火的方式进行退火工艺处理。具体的，所述退火温度在950℃到1200℃范围内，退火时间在5秒到20秒范围内。

需要说明的是，在通过退火处理以激活所述防穿通层105的步骤之后，所述形成方法还包括：去除所述外围区100i鳍部101侧壁的侧墙，以露出所述外围区100i鳍部101的侧壁，从而使后续所形成的栅极能够覆盖所述鳍部101的侧壁。

综上，本发明通过在外围区鳍部侧壁形成侧墙之后，进行防穿通离子的注入。由于外围区鳍部侧壁形成有侧墙，因此在进行防穿通离子注入时，外围区防穿通离子注入位置与鳍部之间的距离大于在核心区防穿通离子注入位置与鳍部之间的距离，从而使扩散进入外围区鳍部底部的防扩散离子浓度低于扩散进入核心区鳍部底部的防穿通离子浓度，使所形成的外围区防穿通层内离子的掺杂浓度低于核心区防穿通层内离子的掺杂浓度，降低了由于防穿通层离子掺杂浓度过高而造成结漏电流过高现象出现的可能，提高了所形成晶体管的性能，改善了所形成半导体结构的性能和稳定性。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。