碳化硅半导体装置的制作方法

本公开涉及碳化硅半导体装置。

背景技术：

为了使半导体装置具有高击穿电压、低损失且可用于高温环境，近年来越来越多地采用碳化硅作为形成半导体装置的材料。例如，冈本光央等的“4H-SiC碳面MOSFET的Vth不稳定性的降低(4H－SiCカーボン面MOSFETにおけるVth不安定性の低減)”(日本应用物理学协会第59届春季会议，会议文稿集，2012年春，15-309(非专利文献1))指出碳化硅金属氧化物半导体场效应晶体管(MOSFET)由于栅偏压应力而遭受阈值电压变动。该文献公开了为了减小阈值电压的变动而在氢气氛中对其上形成有栅氧化膜的碳化硅基板进行退火的方法。

现有技术文献

非专利文献

非专利文献1：冈本光央等，“4H-SiC碳面MOSFET的Vth不稳定性的降低”，日本应用物理学协会第59届春季会议，会议文稿集，2012年春，15-309

技术实现要素：

发明要解决的技术问题

然而，在氢气氛中进行退火的情况下，虽然可以暂时减小阈值电压的变动，但例如当基板在形成欧姆电极等的后续步骤中暴露于高温时，可能会失去减小阈值电压变动的效果。换句话说，虽然在基板上形成栅电极的阶段阈值电压的变动减小，但在最终装置的阶段阈值电压的变动可能并未减小。

本公开的目的是提供可以减小阈值电压的变动的碳化硅半导体装置。

解决技术问题的技术方案

本公开的一方面的碳化硅半导体装置包含碳化硅基板、栅绝缘膜、栅电极和层间绝缘膜。碳化硅基板具有主面。栅绝缘膜设置在碳化硅基板的主面上。栅电极设置在栅绝缘膜上。以覆盖栅电极的方式设置层间绝缘膜。层间绝缘膜包含：第一绝缘膜，其与栅电极接触、含有硅原子并且既不含磷原子也不含硼原子；第二绝缘膜，其设置在第一绝缘膜上并且含有硅原子以及磷原子和硼原子中的至少一种；和第三绝缘膜，其含有硅原子并且既不含磷原子也不含硼原子。第二绝缘膜具有与第一绝缘膜接触的第一面、第一面相反侧的第二面、以及连接第一面和第二面的第三面。第三绝缘膜与第二面和第三面中的至少一者接触。

发明的效果

根据上述方面，可以提供能减小阈值电压的变动的碳化硅半导体装置。

附图说明

图1是显示第一实施方式的碳化硅半导体装置的结构的示意剖视图。

图2是显示第一实施方式的碳化硅半导体装置的制造方法的第一步的示意剖视图。

图3是显示第一实施方式的碳化硅半导体装置的制造方法的第二步的示意剖视图。

图4是显示第一实施方式的碳化硅半导体装置的制造方法的第三步的示意剖视图。

图5是显示第一实施方式的碳化硅半导体装置的制造方法的第四步的示意剖视图。

图6是显示第一实施方式的碳化硅半导体装置的制造方法的第五步的示意剖视图。

图7是显示第一实施方式的碳化硅半导体装置的制造方法的第六步的示意剖视图。

图8是显示第一实施方式的碳化硅半导体装置的制造方法的第七步的示意剖视图。

图9是显示第一实施方式的碳化硅半导体装置的制造方法的第八步的示意剖视图。

图10是显示第一实施方式的碳化硅半导体装置的制造方法的第九步的示意剖视图。

图11是显示第二实施方式的碳化硅半导体装置的结构的示意剖视图。

图12是显示第三实施方式的碳化硅半导体装置的结构的示意剖视图。

图13是显示第四实施方式的碳化硅半导体装置的结构的示意剖视图。

图14是显示第五实施方式的碳化硅半导体装置的结构的示意剖视图。

图15是显示第五实施方式的碳化硅半导体装置的变体的结构的示意剖视图。

图16是说明第一实施方式的碳化硅半导体装置的第一阈值电压和第二阈值电压的图。

图17是显示实施例的MOS电容器的结构的示意剖视图。

图18是显示比较例的MOS电容器的结构的示意剖视图。

图19是显示实施例的MOS电容器中的元素浓度与自表面起算的深度之间的关系的图。

图20是显示比较例的MOS电容器中的元素浓度与自表面起算的深度之间的关系的图。

图21是说明钠原子的浓度的示意透视图。

具体实施方式

[实施方式的说明]

首先，将以罗列的形式对实施方式进行说明。

(1)本公开的一方面的碳化硅半导体装置1包含碳化硅基板10、栅绝缘膜15、栅电极27和层间绝缘膜2。碳化硅基板10具有主面10a。栅绝缘膜15设置在碳化硅基板10的主面10a上。栅电极27设置在栅绝缘膜15上。层间绝缘膜2被设置成覆盖栅电极27。层间绝缘膜2包含：第一绝缘膜2a，其与栅电极27接触、含有硅原子并且既不含磷原子也不含硼原子；第二绝缘膜2b，其设置在第一绝缘膜2a上并且含有硅原子以及磷原子和硼原子中的至少一种；和第三绝缘膜2c，其含有硅原子并且既不含磷原子也不含硼原子。第二绝缘膜2b具有与第一绝缘膜2a接触的第一面2b1、第一面2b1相反侧的第二面2b2、以及连接第一面2b1和第二面2b2的第三面2b3。第三绝缘膜2c与第二面2b2和第三面2b3中的至少一者接触。

发明人对抑制由于栅偏压应力导致的阈值电压变动的方法进行了认真研究，并得到如下的发现。

在制造碳化硅半导体装置的过程中，气氛中存在的诸如钠(Na)和钾(K)的碱金属的金属杂质附着于设置在栅电极上的层间绝缘膜的表面。由于源电极形成步骤和在源电极形成步骤之后的步骤中的热处理，诸如钠的金属杂质通过层间绝缘膜的表面进入栅电极，并扩散到栅绝缘膜附近。诸如钠的金属杂质在MOSFET工作时供给电荷，因此阈值电压降低且电流易于流动。结果，预期在栅偏压应力前后，所述阈值电压变动。

发明人首先研究了采用含有磷或硼的绝缘膜如磷硅玻璃(PSG)或硼硅玻璃(BSG)例如作为层间绝缘膜的一部分。磷或硼对于诸如钠的碱金属具有高亲合性，因此可以将诸如钠的金属杂质捕获到含磷或硼的绝缘膜中。因此，可以抑制附着于层间绝缘膜表面的金属杂质扩散到栅绝缘膜附近。结果，可以减小阈值电压的变动。

另一方面，当采用含磷或硼的绝缘膜作为层间绝缘膜的一部分时，会担忧：在其上将要形成源电极的接触孔可能被磷或硼或者含磷或硼的化合物污染，这可能增加源电极与碳化硅基板之间的接触阻抗。更具体而言，可以预期有如下情况：在干法蚀刻或湿法蚀刻期间，磷或硼从含磷或硼的绝缘膜中溶出或蒸发，并污染在接触孔部露出的碳化硅基板的表面。或者，可以预期有如下情况：当在上述蚀刻之后的步骤中实施成膜、等离子体处理或热处理时，磷或硼从含磷或硼的绝缘膜蒸发、溅射或热扩散，并污染碳化硅基板的表面或碳化硅基板的晶体内部。还可以想到可能发生上述两种情况的组合。由于认真研究的结果，发明人决定由如下构成层间绝缘膜：第一绝缘膜，其含有硅原子并且既不含磷原子也不含硼原子；第二绝缘膜，其设置在第一绝缘膜上并且含有硅原子以及磷原子和硼原子中的至少一种；和第三绝缘膜，其含有硅原子并且既不含磷原子也不含硼原子。此外，发明人决定将第三绝缘膜设置为与第二绝缘膜的上面和侧面中的至少一者接触。由此，可以抑制第二绝缘膜中所含的磷原子或硼原子污染接触孔。结果，可以抑制源电极与碳化硅基板之间的接触阻抗增加。

根据上述(1)所述的碳化硅半导体装置1，层间绝缘膜2包含：第一绝缘膜2a，其与栅电极27接触、含有硅原子并且既不含磷原子也不含硼原子；第二绝缘膜2b，其设置在第一绝缘膜2a上并且含有硅原子以及磷原子和硼原子中的至少一种；和第三绝缘膜2c，其含有硅原子并且既不含磷原子也不含硼原子。第二绝缘膜2b具有与第一绝缘膜2a接触的第一面2b1、第一面2b1相反侧的第二面2b2、以及连接第一面2b1和第二面2b2的第三面2b3。第三绝缘膜2c与第二面2b2和第三面2b3中的至少一者接触。由此，可以减小碳化硅半导体装置1的阈值电压的变动。此外，可以抑制源电极与碳化硅基板10之间的接触阻抗的增加。

(2)优选地，在上述(1)的碳化硅半导体装置1中，第二绝缘膜2b封闭在由第一绝缘膜2a和第三绝缘膜2c形成的空间内。由此，可以抑制第二绝缘膜2b中所含的磷原子或硼原子污染接触孔。结果，可以有效抑制源电极与碳化硅基板10之间的接触阻抗的增加。

(3)优选地，在上述(1)的碳化硅半导体装置1中，第三绝缘膜2c与第二面2b2接触。由此，可以抑制钠从第二面2b2侧向栅绝缘膜15扩散。

(4)优选地，在上述(1)的碳化硅半导体装置1中，第一绝缘膜2a具有与栅绝缘膜15接触的第四面2a1、第四面2a1相反侧的第五面2a2、以及连接第四面2a1和第五面2a2的第六面2a3。第三绝缘膜2c与第三面2b3和第六面2a3接触。由此，可以抑制钠从第三面2b3侧和第六面2a3侧向栅绝缘膜15扩散。

(5)优选地，在上述(1)的碳化硅半导体装置1中，第二绝缘膜2b在第三面2b3处与主面10a接触。第三绝缘膜2c与第二面2b2接触，并通过第二绝缘膜2b与第一绝缘膜2a隔开。由此，可以抑制钠从第二面2b2侧向栅绝缘膜15扩散。

(6)优选地，在上述(1)至(5)中任一项的碳化硅半导体装置1中，第一绝缘膜2a包含SiO₂、SiN和SiON中的任一种。由此，可以有效改善层间绝缘膜2的绝缘性能。

(7)优选地，在上述(1)至(6)中任一项的碳化硅半导体装置1中，第二绝缘膜2b包含PSG、BSG和硼磷硅玻璃(BPSG)中的任一种。PSG是添加了作为磷(P)的氧化膜的P₂O₅或P₂O₃的SiO₂。BSG是添加了作为硼(B)的氧化膜的B₂O₅的SiO₂。BPSG是添加了作为硼(B)的氧化膜的B₂O₅和作为磷(P)的氧化膜的P₂O₅或P₂O₃的SiO₂。为了形成PSG、BSG和BPSG膜，可以使用由硅烷(SiH₄)或乙硅烷(Si₂H₆)代表的氢化物，或可以使用由原硅酸四乙酯(TEOS)代表的有机原材料。由此，第二绝缘膜2b可以有效捕获钠。

(8)优选地，在上述(1)至(7)中任一项的碳化硅半导体装置1中，第三绝缘膜2c包含SiO₂、SiN和SiON中的任一种。由此，可以有效改善层间绝缘膜2的绝缘性能。

(9)优选地，在上述(1)至(8)中任一项的碳化硅半导体装置1中，栅绝缘膜15中的钠原子浓度的最大值为1×10¹⁶原子/cm³以下。由此，可以有效减小碳化硅半导体装置1的阈值电压的变动。

(10)优选地，在上述(1)至(9)中任一项的碳化硅半导体装置1中，第二绝缘膜2b中的钠原子浓度的最大值高于第一绝缘膜2a中的钠原子浓度的最大值。通过由第二绝缘膜2b捕获大量钠原子，可以抑制钠扩散到栅绝缘膜15中。

(11)优选地，在上述(1)至(10)中任一项的碳化硅半导体装置1中，第二绝缘膜2b中的钠原子浓度的最大值高于栅绝缘膜15中的钠原子浓度的最大值。通过由第二绝缘膜2b捕获大量钠原子，可以抑制钠扩散到栅绝缘膜15中。

(12)优选地，上述(1)至(11)中任一项的碳化硅半导体装置1还包含与碳化硅基板10接触并且含有铝的源电极16、和设置在源电极16与层间绝缘膜2之间的阻挡层17。由此，可以抑制源电极16中含有的铝扩散到层间绝缘膜2中。

(13)优选地，在上述(12)的碳化硅半导体装置1中，阻挡层17包含TiN。由此，可以有效抑制源电极16中含有的铝扩散到层间绝缘膜2中。

(14)优选地，在上述(12)或(13)的碳化硅半导体装置1中，源电极16包含TiAlSi。由此，可以降低源电极16与碳化硅基板10之间的接触阻抗。

(15)优选地，在上述(1)至(14)中任一项的碳化硅半导体装置1中，第一绝缘膜2a和第二绝缘膜2b在层间绝缘膜2中重复堆叠。由此，可以有效抑制钠扩散到栅绝缘膜15中。结果，可以有效减小碳化硅半导体装置1的阈值电压的变动。

(16)优选地，在上述(1)至(15)中任一项的碳化硅半导体装置1中，在其中于175℃的温度下对栅电极27施加100小时的-5V的栅电压的第一应力试验中，在将进行第一应力试验之前的阈值电压定义为第一阈值电压且将进行第一应力试验之后的阈值电压定义为第二阈值电压的情况下，第一阈值电压与第二阈值电压之差的绝对值为0.5V以下。由此，可以有效减小碳化硅半导体装置1的阈值电压的变动。

[实施方式的详情]

以下，将参考附图对实施方式进行说明。需要说明的是，在以下的附图中，相同或相当的部分将由相同的参考符号表示，并且不重复其说明。关于本说明书中的结晶学的记载，个别取向由[]表示，集合取向由<>表示，个别面由()表示，集合面由{}表示。另外，结晶学上的负指数应该是将“-”(棒)放在数字上方来表示，但在本说明书中将负号放在数字之前来表示。

(第一实施方式)

首先，将对第一实施方式的作为碳化硅半导体装置的MOSFET1的构造进行说明。

如图1所示，第一实施方式的MOSFET1主要具有碳化硅基板10、栅电极27、栅绝缘膜15、层间绝缘膜2、阻挡层17、源电极16、正面保护电极19、漏电极20和背面保护电极23。碳化硅基板10具有第一主面10a、和第一主面10a相反侧的第二主面10b。碳化硅基板10主要包含构成第二主面10b的碳化硅单晶基板11、和设置在碳化硅单晶基板11上并且构成第一主面10a的碳化硅外延层5。

碳化硅单晶基板11例如由具有4H多型的六方晶系碳化硅单晶制成。碳化硅基板10的第一主面10a的最大直径大于100mm，优选为150mm以上，并且更优选为200mm以上。碳化硅基板10的第一主面10a为例如{0001}面、或自{0001}面起算偏角为8°以下的面。具体而言，第一主面10a为例如{0001}面、或自{0001}面起算偏角为约8°以下的面，且第二主面10b为(000-1)面、或自{000-1}面起算偏角为约8°以下的面。碳化硅基板10的厚度为例如700μm以下，并且优选为250μm以上且500μm以下。

碳化硅外延层5具有漂移区12、体区13、源区14和接触区18。漂移区12含有诸如氮的n型杂质，并且具有n型(第一导电型)。漂移区12中n型杂质的浓度为例如约5.0×10¹⁵cm^-3。体区13含有诸如铝或硼等的p型杂质，并且具有p型(第二导电型)。体区13中含有的p型杂质的浓度为例如约1×10¹⁷cm^-3。

源区14含有诸如磷等的n型杂质，并且具有n型。源区14在体区13内形成且被体区13包围。源区14中含有的n型杂质的浓度高于漂移区12中含有的n型杂质的浓度。源区14中含有的n型杂质的浓度为例如1×10²⁰cm^-3。源区14通过体区13与漂移区12隔开。

接触区18含有诸如铝的p型杂质，并且具有p型。接触区18具有设置成被源区14包围的侧面、和与体区13接触的底面。接触区18中含有的p型杂质的浓度高于体区13中含有的p型杂质的浓度。接触区18中含有的p型杂质的浓度为例如1×10²⁰cm^-3。

栅绝缘膜15设置在碳化硅基板10的第一主面10a上。栅绝缘膜15在碳化硅基板10的第一主面10a处与源区14、体区13和漂移区12接触。栅绝缘膜15例如由二氧化硅制成。栅绝缘膜15的厚度a为例如40nm以上且60nm以下。优选地，栅绝缘膜15中的钠原子浓度的最大值为1×10¹⁶原子/cm³以下。

如图1中所示，栅绝缘膜15与栅电极27之间的界面被定义为第一界面15c，且在栅绝缘膜15与碳化硅基板10之间的界面中与第一界面15c相对的区域被定义为第二界面15b。如图1和图21中所示，夹在第一假想面4c与第二假想面4b之间的区域被定义为界面区，沿着第一界面15c的法线方向的第一假想面4c在栅电极27侧与第一界面15c的距离为栅绝缘膜15的厚度a，且沿着第二界面15b的法线方向的第二假想面4b在碳化硅基板10侧与第二界面15b的距离为栅绝缘膜15的厚度a。界面区中含有的钠的总数除以第一界面15c的面积计算出的值(即，钠原子的面密度)为例如1×10¹⁰原子/cm²以下。如图21中所示，钠原子的面密度表示在第一界面15c的单位面积(1cm²)的界面区域中的钠原子数。换而言之，钠原子的面密度表示图21中显示的长方体中含有的钠原子的总数。需要说明的是，钠原子的总数可以用二次离子-微探针质谱仪(SIMS)进行测定。

栅电极27设置在栅绝缘膜15上。栅绝缘膜15夹在栅电极27与碳化硅基板10的第一主面10a之间。栅电极27设置成在源区14、体区13和漂移区12各自的对面。栅电极27由诸如掺杂有杂质的多晶硅或Al等的导体制成。

源电极16与碳化硅基板10接触。源电极16在碳化硅基板10的第一主面10a处与源区14接触。优选地，源电极16在第一主面10a处与源区14和接触区18两者接触。源电极16含有例如铝，并且优选包含TiAlSi。源电极16与源区14欧姆接触。优选地，源电极16与源区14和接触区18两者欧姆接触。正面保护电极19含有诸如铝等的导体，并且与源电极16接触。正面保护电极19通过源电极16与源区14电连接。

层间绝缘膜2被设置成覆盖栅电极27。层间绝缘膜2包含第一绝缘膜2a、第二绝缘膜2b和第三绝缘膜2c。第一绝缘膜2a与栅电极27接触。栅电极27夹在第一绝缘膜2a与栅绝缘膜15之间。第一绝缘膜2a由含有硅原子并且既不含磷原子也不含硼原子的材料制成。优选地，第一绝缘膜2a包含SiO₂、SiN和SiON中的任一种。第一绝缘膜2a具有与栅绝缘膜15接触的第四面2a1、第四面2a1相反侧的第五面2a2以及连接第四面2a1和第五面2a2的第六面2a3。第四面2a1例如为第一绝缘膜2a的下表面。第五面2a2例如为第一绝缘膜2a的上表面。第六面2a3例如为第一绝缘膜2a的侧面。第一绝缘膜2a的第四面2a1可以与栅绝缘膜15接触。

第二绝缘膜2b设置在第一绝缘膜2a上。第二绝缘膜2b由含有硅原子以及磷原子和硼原子中的至少一种的材料制成。也就是说，第二绝缘膜2b可以含有硅原子和磷原子，可以含有硅原子和硼原子，或可以含有硅原子、磷原子和硼原子。优选地，第二绝缘膜2b包含PSG、BSG和BPSG中的任一种。优选地，第二绝缘膜2b中含有的磷原子的浓度为2原子％以上且20原子％以下。第二绝缘膜2b中含有的磷原子的浓度的典型值为7.5原子％。优选地，第二绝缘膜2b中含有的硼原子的浓度为1原子％以上且10原子％以下。第二绝缘膜2b中含有的硼原子的浓度的典型值为4原子％。第二绝缘膜2b具有与第一绝缘膜2a接触的第一面2b1、第一面2b1相反侧的第二面2b2、以及连接第一面2b1和第二面2b2的第三面2b3。第一面2b1为第一绝缘膜2a与第二绝缘膜2b之间的边界面。第一面2b1例如为第二绝缘膜2b的下表面。第二面2b2例如为第二绝缘膜2b的上表面。第三面2b3例如为第二绝缘膜2b的侧面。

如后所述，虽然在第一绝缘膜2a和第二绝缘膜2b形成期间，第一绝缘膜2a和第二绝缘膜2b内部不含钠原子，但在MOSFET1的制造完成后，第一绝缘膜2a和第二绝缘膜2b内部可以含有钠原子。MOSFET1制造完成后，第二绝缘膜2b中的钠原子浓度的最大值可以高于第一绝缘膜2a中的钠原子浓度的最大值。MOSFET1制造完成后，第二绝缘膜2b中的钠原子浓度的最大值可以高于栅绝缘膜15中的钠原子浓度的最大值。

第三绝缘膜2c由含有硅原子并且既不含磷原子也不含硼原子的材料构成。优选地，第三绝缘膜2c包含SiO₂、SiN和SiON中的任一种。第三绝缘膜2c与第二绝缘膜2b的第二面2b2和第二绝缘膜2b的第三面2b3中的至少一者接触。优选地，第三绝缘膜2c与第二面2b2和第三面2b3两者接触。在本实施方式中，第三绝缘膜2c与第二绝缘膜2b的第二面2b2和第三面2b3两者接触，并且与第一绝缘膜2a的第六面2a3接触。第三绝缘膜2c可以与栅绝缘膜15的侧面15a接触或可以不与栅绝缘膜15的侧面15a接触。第三绝缘膜2c在第一主面10a处与源区14接触。第二绝缘膜2b封闭在由第一绝缘膜2a和第三绝缘膜2c形成的空间内。也就是说，第二绝缘膜2b的第二面2b2和第三面2b3两者完全与第三绝缘膜2c接触，并且第二绝缘膜2b的第一面2b1完全与第一绝缘膜2a接触。

阻挡层17设置在源电极16与层间绝缘膜2之间。优选地，阻挡层17包含TiN。阻挡层17与碳化硅基板10的第一主面10a接触。优选地，阻挡层17与层间绝缘膜2的第三绝缘膜2c的侧面接触。优选地，阻挡层17被设置在含有磷原子和硼原子中的至少一种的第二绝缘膜2b的对面。形成阻挡层17是为了防止磷原子或硼原子污染接触孔。阻挡层17可以夹在第三绝缘膜2c与正面保护电极19之间。

漏电极20被设置成与碳化硅基板10的第二主面10b接触。漏电极20可以由能与n型的碳化硅单晶基板11建立欧姆接触的其它材料如硅化镍(NiSi)制成。漏电极20与碳化硅单晶基板11电连接。以与漏电极20的碳化硅单晶基板11相反侧的主面接触的方式形成背面保护电极23。背面保护电极23含有例如Ti、Pt和Au。

接下来，将对碳化硅半导体装置的阈值电压(V_th)的定义进行说明。首先，在变化栅电压(即栅源电压V_gs)的情况下测定漏电流(即源漏电流I_d)。当栅电压低于阈值电压时，位于栅绝缘膜15的直接下方的体区13与漂移区12之间的pn结被反向偏置并处于非导通状态(关闭状态)。因此，源电极16(第一电极)与漏电极20(第二电极)之间基本上没有漏电流流动。另一方面，当对栅电极27施加阈值电压以上的电压时，在体区13的与栅绝缘膜15接触的部分附近的沟道区CH(参见图1)中形成反转层。结果，源区14与漂移区12互相电连接，使得漏电流开始在源电极16与漏电极20之间流动。也就是说，阈值电压是指漏电流开始流动时的栅电压。更具体而言，阈值电压是指当漏源电压(V_ds)为10V时，漏电流达到300μA时的栅电压。

如图16中所示，将对碳化硅半导体装置的阈值电压的变动进行说明。首先，在变化施加于碳化硅半导体装置的栅电压的情况下测定漏电流，并将栅电压与漏电流之间的关系3a作图。当漏源电压为10V时漏电流达到300μA时的栅电压被定义为第一阈值电压(V_th1)。然后，实施对碳化硅半导体装置的栅电极27施加一定时间负电压的应力试验。之后，在变化施加于碳化硅半导体装置的栅电压的情况下测定漏电流，并且将栅电压与漏电流之间的关系3b作图。当漏源电压为10V时漏电流达到300μA时的栅电压被定义为第二阈值电压(V_th2)。如图16中所示，在应力试验后，阈值电压可以变动。特别是，当阈值电压向负侧变动时，通常应该是关动作的开关动作可能会是开动作。

在本实施方式的MOSFET1中，在其中于175℃的温度下对栅电极27施加100小时的-5V的栅电压的第一应力试验中，在将进行第一应力试验之前的阈值电压定义为第一阈值电压且将进行第一应力试验之后的阈值电压定义为第二阈值电压的情况下，第一阈值电压与第二阈值电压之差的绝对值(换而言之，阈值电压的变动量)为0.5V以下，优选为0.3V以下，并且更优选为0.1V以下。第二阈值电压可以高于或低于第一阈值电压。

优选地，在其中于175℃的温度下对栅电极27施加300小时的-5V的栅电压的第一应力试验中，在将进行第一应力试验之前的阈值电压定义为第一阈值电压且将进行第一应力试验之后的阈值电压定义为第二阈值电压的情况下，第一阈值电压与第二阈值电压之差的绝对值为0.5V以下，优选为0.3V以下，并且更优选为0.1V以下。第二阈值电压可以高于或低于第一阈值电压。

优选地，在其中于175℃的温度下对栅电极27施加300小时的绝对值为5V以上的负偏压的第一应力试验中，在将进行第一应力试验之前的阈值电压定义为第一阈值电压且将进行第一应力试验之后的阈值电压定义为第二阈值电压的情况下，第一阈值电压与第二阈值电压之差的绝对值为0.5V以下，优选为0.3V以下，并且更优选为0.1V以下。第二阈值电压可以高于或低于第一阈值电压。

优选地，在其中于150℃的温度下对栅电极27施加100小时的-10V的栅电压的第二应力试验中，在将进行第二应力试验之前的阈值电压定义为第三阈值电压且将进行第二应力试验之后的阈值电压定义为第四阈值电压的情况下，第三阈值电压与第四阈值电压之差的绝对值(换而言之，阈值电压的变动量)为0.1V以下。第四阈值电压可以高于或低于第三阈值电压。

优选地，在其中于150℃的温度下对栅电极27施加300小时的-10V的栅电压的第二应力试验中，在将进行第二应力试验之前的阈值电压定义为第三阈值电压且将进行第二应力试验之后的阈值电压定义为第四阈值电压的情况下，第三阈值电压与第四阈值电压之差的绝对值为0.1V以下。第四阈值电压可以高于或低于第三阈值电压。

现在将对第一实施方式的作为碳化硅半导体装置的MOSFET1的制造方法进行说明。

首先，实施碳化硅基板准备步骤。例如，通过将由升华法形成的具有4H多型的六方晶系碳化硅单晶制成的锭进行切片，准备碳化硅单晶基板11。然后，例如通过化学气相沉积(CVD)法在碳化硅单晶基板11上形成碳化硅外延层12。具体而言，在碳化硅单晶基板11上供应含有氢气(H₂)的载气和含有甲硅烷(SiH₄)、丙烷(C₃H₈)、氮气(N₂)等的原料气体，并将碳化硅单晶基板11加热到例如约1500℃以上且约1700℃以下。由此，如图2中所示，在碳化硅单晶基板11上形成碳化硅外延层12。碳化硅外延层12含有诸如氮的n型杂质，并且具有n型导电型。通过以上操作，准备具有第一主面10a和第一主面10a相反侧的第二主面10b的碳化硅基板10。碳化硅基板10包含形成第二主面10b的碳化硅单晶基板11、和设置在碳化硅单晶基板11上并形成第一主面10a的碳化硅外延层12。

接着，实施离子注入步骤。具体而言，如图3中所示，在碳化硅基板10的第一主面10a上实施离子注入。例如，将铝(Al)离子注入碳化硅基板10的第一主面10a中，从而在碳化硅外延层5中形成具有p型导电型的体区13。然后，例如以小于Al离子的注入深度的深度将磷(P)离子注入体区13中，从而形成具有n型导电型的源区14。然后，例如将Al离子进一步注入源区14和体区13中，从而形成贯穿源区14并与体区13接触且具有p型导电型的接触区18。将碳化硅外延层5中的体区13、源区14和接触区18都不形成的区域定义为漂移区12。如上所述，在碳化硅基板10的第一主面10a侧形成体区13、源区14和接触区18。

接着，实施激活退火步骤。具体而言，将碳化硅基板10例如在1600℃以上且2000℃以下的温度下加热约30分钟。由此，激活在离子注入步骤中形成的体区13、源区14和接触区18中的杂质并生成期望的载流子。

接着，实施栅绝缘膜形成步骤。如图4中所示，例如通过在含氧气氛中在约1350℃的温度下将碳化硅基板10加热约1小时，以覆盖碳化硅基板10的第一主面10a的方式形成由二氧化硅制成的栅绝缘膜15。具体而言，以在第一主面10a处与漂移区12、体区13、源区14和接触区18接触的方式形成栅绝缘膜15。

接着，实施氮化退火步骤。在含有氮如一氧化氮、一氧化二氮、二氧化氮或氨等的气氛气体中，将其上形成有栅绝缘膜15的碳化硅基板10在1300℃以上且1500℃以下的温度下保持例如约1小时。由此，氮原子被栅绝缘膜15与漂移区12之间的界面附近存在的阱捕获。结果，抑制了在所述界面附近形成界面态。

接着，实施Ar退火步骤。具体而言，在氩气中，将其上形成有栅绝缘膜15的碳化硅基板10例如在1100℃以上且1500℃以下的温度下保持约1小时。优选地，将其上形成有栅绝缘膜15的碳化硅基板10保持在1300℃以上且1500℃以下的温度下。由此，可以减少碳化硅基板10与栅绝缘膜15之间的界面附近的过量的碳。结果，可以减少所述界面附近的空穴阱。

接着，实施栅电极形成步骤。例如通过低压化学气相沉积(LPCVD)法，形成与栅绝缘膜15接触并由含杂质的多晶硅制成的栅电极27。栅电极27在栅绝缘膜15置于其与漂移区12、源区14和体区13之间的情况下于漂移区12、源区14和体区13的对面形成。

接着，实施层间绝缘膜形成步骤。如图5中所示，例如通过CVD法形成覆盖栅电极27并与栅电极27和栅绝缘膜15两者接触的第一绝缘膜2a。第一绝缘膜2a含有硅原子，并且既不含磷原子也不含硼原子。优选地，第一绝缘膜2a包含SiO₂、SiN和SiON中的任一种。然后，例如通过CVD法，在第一绝缘膜2a上形成第二绝缘膜2b。第一绝缘膜2a和第二绝缘膜2b例如在600℃以上且800℃以下的温度下形成。典型地，第一绝缘膜2a和第二绝缘膜2b在700℃的温度下形成。第二绝缘膜2b含有硅原子以及磷原子和硼原子中的至少一种。也就是说，第二绝缘膜2b可以含有硅原子和磷原子，可以含有硅原子和硼原子，或可以含有硅原子、磷原子和硼原子。优选地，第二绝缘膜2b包含PSG、BSG和BPSG中的任一种。在第二绝缘膜2b形成之后，可以对第二绝缘膜2b实施致密化。例如在650℃以上且1100℃以下的温度下实施第二绝缘膜2b的致密化。典型地，在900℃的温度下实施30分钟的第二绝缘膜2b的致密化。通过对第二绝缘膜2b实施致密化，可以将第二绝缘膜2b上表面的角部变圆。需要说明的是，可以省略第二绝缘膜2b的致密化。在紧接着第二绝缘膜2b形成之后且对第二绝缘膜2b实施热处理之前，钠原子没有扩散到第二绝缘膜2b内部。通过对第二绝缘膜2b实施热处理，第二绝缘膜2b外部存在的钠原子扩散到第二绝缘膜2b内部。

接着，形成第一开口。例如，在第二绝缘膜2b上形成蚀刻掩模5a。蚀刻掩模5a在面对源区14和接触区18的位置处具有开口。蚀刻掩模5a例如由抗蚀剂制成。使用该蚀刻掩模5a将第二绝缘膜2b、第一绝缘膜2a和栅绝缘膜15的一部分除去，从而在第一主面10a上形成第一开口C1(参见图6)。然后，从第二绝缘膜2b上除去蚀刻掩模5a。

然后，例如通过CVD法形成第三绝缘膜2c。如图7中所示，以与碳化硅基板10、栅绝缘膜15、第一绝缘膜2a和第二绝缘膜2b接触的方式形成第三绝缘膜2c。第三绝缘膜2c在碳化硅基板10的第一主面10a处与源区14和接触区18两者接触。第三绝缘膜2c在第一开口C1处与栅绝缘膜15、第一绝缘膜2a和第二绝缘膜2b接触。第三绝缘膜2c含有硅原子并且既不含磷原子也不含硼原子。优选地，第三绝缘膜2c包含SiO₂、SiN和SiON中的任一种。

接着，形成第二开口。例如，在第三绝缘膜2c上形成蚀刻掩模5b。蚀刻掩模5b在面对源区14和接触区18的位置处具有开口。蚀刻掩模5b例如由抗蚀剂制成。使用蚀刻掩模5b将第三绝缘膜2c的一部分除去，从而在第一主面10a上形成第二开口C2(参见图8)。然后，从第三绝缘膜2c上除去蚀刻掩模5b。需要说明的是，作为形成第二开口C2的方法，可以使用上述以外的方法，并且也可以不使用蚀刻掩模5b而是通过使用在垂直方向上各向异性高的氧化膜的蚀刻法形成开口。

接着，形成阻挡层。例如，形成与第三绝缘膜2c的上表面和侧面以及碳化硅基板10的第一主面10a接触的阻挡层。然后，沿着垂直于第一主面10a的方向蚀刻所述阻挡层，由此除去第三绝缘膜2c上的一部分阻挡层和第一主面10a上的一部分阻挡层。由此，留下与第三绝缘膜2c的侧面和第一主面10a接触的阻挡层17。

接着，实施源电极形成步骤。例如通过溅射法以在第一主面10a处与接触区18和源区14两者接触的方式形成源电极16。源电极16例如由含铝的材料制成。优选地，源电极16包含TiAlSi。如图9中所示，以通过阻挡层17与第三绝缘膜2c隔开的方式形成源电极16。接着，实施合金化退火。例如，在900℃以上且1100℃以下的温度下将其上形成有源电极16的碳化硅基板10加热约15分钟。典型地，在1000℃下实施合金化退火。由此，源电极16的至少一部分被硅化，并形成与源区14欧姆接触的源电极16。优选地，源电极16也与接触区18欧姆接触。

接着，以与源电极16接触的方式形成正面保护电极19。如图10中所示，以覆盖第三绝缘膜2c的方式形成正面保护电极19。正面保护电极19为含铝的布线。在形成正面保护电极19后，在300℃以上且500℃以下的温度下实施烧结处理。典型地，在400℃下实施烧结处理。接着，以与碳化硅基板10的第二主面10b接触的方式形成漏电极20。漏电极20例如由包含NiSi的材料制成。接着，以与漏电极20接触的方式形成背面保护电极23。通过以上操作，形成第一实施方式的MOSFET1(参见图1)。

以下将对第一实施方式的作为碳化硅半导体装置的MOSFET的功能和效果进行说明。

根据第一实施方式的MOSFET1，层间绝缘膜2包含：第一绝缘膜2a，其与栅电极27接触、含有硅原子并且既不含磷原子也不含硼原子；第二绝缘膜2b，其设置在第一绝缘膜2a上并且含有硅原子以及磷原子和硼原子中的至少一种；和第三绝缘膜2c，其含有硅原子并且既不含磷原子也不含硼原子。第二绝缘膜2b具有与第一绝缘膜2a接触的第一面2b1、第一面2b1相反侧的第二面2b2、以及连接第一面2b1和第二面2b2的第三面2b3。第三绝缘膜2c与第二面2b2和第三面2b3中的至少一者接触。由此，可以减小碳化硅半导体装置1的阈值电压的变动。此外，可以抑制源电极16与碳化硅基板10之间的接触阻抗的增加。

此外，根据第一实施方式的MOSFET1，第二绝缘膜2b封闭在由第一绝缘膜2a和第三绝缘膜2c形成的空间内。可以抑制第二绝缘膜2b中所含的磷原子或硼原子污染接触孔。结果，可以有效抑制源电极16与碳化硅基板10之间的接触阻抗增加。

此外，根据第一实施方式的MOSFET1，第一绝缘膜2a包含SiO₂、SiN和SiON中的任一种。由此，可以有效改善层间绝缘膜2的绝缘性能。

此外，根据第一实施方式的MOSFET1，第二绝缘膜2b包含PSG、BSG和BPSG中的任一种。由此，第二绝缘膜2b可以有效捕获钠。

此外，根据第一实施方式的MOSFET1，第三绝缘膜2c包含SiO₂、SiN和SiON中的任一种。由此，可以有效改善层间绝缘膜2的绝缘性能。

此外，根据第一实施方式的MOSFET1，栅绝缘膜15中的钠原子浓度的最大值为1×10¹⁶原子/cm³以下。由此，可以有效减小碳化硅半导体装置1的阈值电压的变动。

此外，根据第一实施方式的MOSFET1，第二绝缘膜2b中的钠原子浓度的最大值高于第一绝缘膜2a中的钠原子浓度的最大值。通过由第二绝缘膜2b捕获大量钠原子，可以抑制钠扩散到栅绝缘膜15中。

此外，根据第一实施方式的MOSFET1，第二绝缘膜2b中的钠原子浓度的最大值高于栅绝缘膜15中的钠原子浓度的最大值。通过由第二绝缘膜2b捕获大量钠原子，可以抑制钠扩散到栅绝缘膜15中。

此外，第一实施方式的MOSFET1还包含与碳化硅基板10接触并且含有铝的源电极16、和设置在源电极16与层间绝缘膜2之间的阻挡层17。由此，可以抑制源电极16中含有的铝扩散到层间绝缘膜2中。

此外，根据第一实施方式的MOSFET1，阻挡层17包含TiN。由此，可以有效抑制源电极16中含有的铝扩散到层间绝缘膜2中。

此外，根据第一实施方式的MOSFET1，源电极16包含TiAlSi。由此，可以降低源电极16与碳化硅基板10之间的接触阻抗。

此外，根据第一实施方式的MOSFET1，在其中于175℃的温度下对栅电极27施加100小时的-5V的栅电压的第一应力试验中，在将进行第一应力试验之前的阈值电压定义为第一阈值电压且将进行第一应力试验之后的阈值电压定义为第二阈值电压的情况下，第一阈值电压与第二阈值电压之差的绝对值为0.5V以下。由此，可以有效减小碳化硅半导体装置1的阈值电压的变动。

(第二实施方式)

以下将对第二实施方式的作为碳化硅半导体装置的MOSFET的构造进行说明。第二实施方式的MOSFET1与第一实施方式的MOSFET的不同之处在于：第三绝缘膜2c不与第二绝缘膜2b的第三面2b3接触。除此之外，第二实施方式的MOSFET1的构造与第一实施方式的MOSFET的构造基本相同。因此，相同或相当的部分将由相同的参考符号表示，并且不重复其说明。

如图11中所示，第三绝缘膜2c与第二绝缘膜2b的第二面2b2接触，并且可以不与第三面2b3接触。也就是说，第三绝缘膜2c只设置在第二绝缘膜2b的上表面侧，而不设置在第二绝缘膜2b的侧面侧。阻挡层17与栅绝缘膜15的侧面15a、第一绝缘膜2a的第六面2a3、第二绝缘膜2b的第三面2b3、和第三绝缘膜2c的侧面接触。第二绝缘膜2b被第一绝缘膜2a、第三绝缘膜2c和阻挡层17包围。由此，防止第二绝缘膜2b中所含的磷或硼污染接触孔。

根据第二实施方式的MOSFET1，第三绝缘膜2c与第二面2b2接触。由此，可以抑制钠从第二面2b2侧向栅绝缘膜15扩散。

(第三实施方式)

以下将对第三实施方式的作为碳化硅半导体装置的MOSFET的构造进行说明。第三实施方式的MOSFET1与第一实施方式的MOSFET的不同之处在于：第三绝缘膜2c不与第二绝缘膜2b的第二面2b2接触。除此之外，第三实施方式的MOSFET1的构造与第一实施方式的MOSFET的构造基本相同。因此，相同或相当的部分将由相同的参考符号表示，并且不重复其说明。

如图12中所示，第三绝缘膜2c与第二绝缘膜2b的第三面2b3接触，并且可以不与第二面2b2接触。也就是说，第三绝缘膜2c只设置在第二绝缘膜2b的侧面侧，而不设置在第二绝缘膜2b的上表面侧。第一绝缘膜2a具有与栅绝缘膜15接触的第四面2a1、第四面2a1相反侧的第五面2a2以及连接第四面2a1和第五面2a2的第六面2a3。第三绝缘膜2c与第二绝缘膜2b的第三面2b3和第一绝缘膜2a的第六面2a3接触。第三绝缘膜2c可以与栅绝缘膜15的侧面15a接触或可以不与栅绝缘膜15的侧面15a接触。以与第二绝缘膜2b的第二面2b2接触的方式设置正面保护电极19。在第三绝缘膜2c与源电极16之间可以不设置阻挡层17。

根据第三实施方式的MOSFET1，第一绝缘膜2a具有与栅绝缘膜15接触的第四面2a1、第四面2a1相反侧的第五面2a2以及连接第四面2a1和第五面2a2的第六面2a3。第三绝缘膜2c与第三面2b3和第六面2a3接触。由此，可以抑制钠从第三面2b3侧和第六面2a3侧向栅绝缘膜15扩散。

(第四实施方式)

以下将对第四实施方式的作为碳化硅半导体装置的MOSFET的构造进行说明。第四实施方式的MOSFET1与第一实施方式的MOSFET的不同之处在于：第二绝缘膜2b在第三面2b3处与第一主面10a接触。除此之外，第四实施方式的MOSFET1的构造与第一实施方式的MOSFET的构造基本相同。因此，相同或相当的部分将由相同的参考符号表示，并且不重复其说明。

如图13中所示，第二绝缘膜2b可以在第三面2b3处与第一主面10a接触。第二绝缘膜2b的第一面2b1为与第一绝缘膜2a和栅绝缘膜15接触的面。第二绝缘膜2b的第三面2b3为与第三绝缘膜2c接触的面。第三绝缘膜2c与第二面2b2接触，并通过第二绝缘膜2b与第一绝缘膜2a隔开。第二绝缘膜2b在第一主面10a处与源区14接触。在第三绝缘膜2c与源电极16之间可以不设置阻挡层17。第二绝缘膜2b被第一绝缘膜2a、第三绝缘膜2c和第一主面10a包围。

根据第四实施方式的MOSFET1，第二绝缘膜2b在第三面2b3处与主面10a接触。第三绝缘膜2c与第二面2b2接触，并通过第二绝缘膜2b与第一绝缘膜2a隔开。由此，可以抑制钠从第二面2b2侧向栅绝缘膜15扩散。

(第五实施方式)

以下将对第五实施方式的作为碳化硅半导体装置的MOSFET的构造进行说明。第五实施方式的MOSFET1与第一实施方式的MOSFET的不同之处在于：层间绝缘膜2具有第四绝缘膜2d和第五绝缘膜2e。除此之外，第五实施方式的MOSFET1的构造与第一实施方式的MOSFET的构造基本相同。因此，相同或相当的部分将由相同的参考符号表示，并且不重复其说明。

如图14中所示，层间绝缘膜2还可以具有第四绝缘膜2d和第五绝缘膜2e。第四绝缘膜2d含有硅原子以及磷原子和硼原子中的至少一种。优选地，第四绝缘膜2d由与用于第二绝缘膜2b的材料相同的材料制成。第五绝缘膜2e含有硅原子并且既不含磷原子也不含硼原子。优选地，第五绝缘膜2e由与用于第三绝缘膜2c的材料相同的材料制成。第四绝缘膜2d与第三绝缘膜2c的上表面和侧面两者接触。第四绝缘膜2d可以在第一主面10a处与源区14接触。第五绝缘膜2e与第四绝缘膜2d的上表面和侧面两者接触。第五绝缘膜2e可以在第一主面10a处与源区14接触。

如图15中所示，可以以通过第三绝缘膜2c与第二绝缘膜2b隔开的方式设置第四绝缘膜2d，且可以以通过第二绝缘膜2b与第一绝缘膜2a隔开的方式设置第三绝缘膜2c。第五绝缘膜2e可以被设置成完全覆盖第一绝缘膜2a、第二绝缘膜2b、第三绝缘膜2c和第四绝缘膜2d。第五绝缘膜2e与第一绝缘膜2a的侧面2a3、第二绝缘膜2b的侧面2b3、第三绝缘膜2c的侧面和第四绝缘膜2d的侧面接触。第三绝缘膜2c的材料可以与第一绝缘膜2a的材料相同，第四绝缘膜2d的材料可以与第二绝缘膜2b的材料相同，且第五绝缘膜2e的材料可以与第三绝缘膜2c的材料相同。也就是说，第一绝缘膜2a和第二绝缘膜2b可以沿着垂直于碳化硅基板10的第一主面10a的方向交替地重复堆叠，并且可以最后设置第三绝缘膜2c以覆盖所述堆叠膜。在像这样第一绝缘膜2a和第二绝缘膜2b交替地重复堆叠的情况下，不同的第二绝缘膜2b在材料、组成和厚度方面可以相同或不同。例如，下侧的第二绝缘膜2b可以由PSG制成，而上侧的第二绝缘膜(即第四绝缘膜2d)可以由BPSG制成。

如上所述，在层间绝缘膜2中，第二绝缘膜2b和第三绝缘膜2c可以重复堆叠，或第一绝缘膜2a和第二绝缘膜2b可以重复堆叠。第二绝缘膜2b和第三绝缘膜2c可以沿着垂直于第一主面10a的方向重复堆叠，或可以沿着与第一主面10a平行的方向重复堆叠。同样地，第一绝缘膜2a和第二绝缘膜2b可以沿着垂直于第一主面10a的方向重复堆叠，或可以沿着与第一主面10a平行的方向重复堆叠。优选地，重复次数为2以上。层间绝缘膜2可以具有包含五个以上层的结构。

根据第五实施方式的MOSFET1，第一绝缘膜2a和第二绝缘膜2b在层间绝缘膜2中重复堆叠。由此，可以有效抑制钠扩散到栅绝缘膜15中。结果，可以有效减小碳化硅半导体装置1的阈值电压的变动。

需要说明的是，虽然在上述各实施方式中说明了第一导电型为n型且第二导电型为p型，但第一导电型可以为p型且第二导电型可以为n型。此外，虽然上述说明了碳化硅半导体装置为MOSFET，但碳化硅半导体装置还可以为例如绝缘栅双极型晶体管(IGBT)等。此外，虽然上述说明了碳化硅半导体装置为平面型，但碳化硅半导体装置还可以为沟槽型。

实施例

首先，制作实施例的MOS电容器(参见图17)。如图17中所示，通过对碳化硅基板10的第一主面10a进行热氧化而形成栅氧化膜15。栅氧化膜15的厚度为50nm。在栅氧化膜15上形成由多晶硅制成的栅电极27。栅电极27的厚度为300nm。在栅电极27上形成由二氧化硅制成的第一绝缘膜2a。第一绝缘膜2a的厚度为250nm。在第一绝缘膜2a上形成由PSG制成的第二绝缘膜2b。PSG的厚度为250nm。在第二绝缘膜2b上形成由二氧化硅制成的第三绝缘膜2c。第三绝缘膜2c的厚度为300nm。

接着，制作比较例的MOS电容器(参见图18)。如图18中所示，通过对碳化硅基板10的第一主面10a进行热氧化而形成栅氧化膜15。栅氧化膜15的厚度为50nm。在栅氧化膜15上形成由多晶硅制成的栅电极27。栅电极27的厚度为300nm。在栅电极27上形成由二氧化硅制成的层间绝缘膜2。层间绝缘膜2的厚度为900nm。

接着，在氮气氛下，对实施例的MOS电容器和比较例的MOS电容器两者实施退火。具体而言，将各MOS电容器在400℃的条件下退火45分钟。需要说明的是，该退火条件在上述实施方式中说明的用于背面保护电极形成步骤中的烧结处理步骤或在形成栅氧化膜15后实施的热处理步骤的条件中相当于比较缓和的条件。通过该退火，在晶片制造期间和在储存环境中或直到前面的步骤完成时附着于层间绝缘膜2的Na向栅绝缘膜15扩散。

实施例和比较例各自的MOS电容器用材料中含有的Na原子、钾原子和硅原子的浓度和强度用SIMS进行测定。图19和图20分别显示实施例和比较例的MOSFET的测定结果。在图19和图20中，横坐标轴表示自层间绝缘膜2的上表面起算的深度(nm)。左侧的纵坐标轴表示各原子的浓度。右侧的纵坐标轴表示各原子的强度。在各图的上侧，标明了构成MOS电容器的材料的位置。

如图20中所示，比较例的MOS电容器的栅电极27中的Na原子浓度的最大值为约1×10¹⁷原子/立方厘米。比较例的MOS电容器的栅电极27中的K原子浓度的最大值为约1×10¹⁷原子/立方厘米。

如图19中所示，实施例的MOS电容器的栅电极27中的Na原子浓度的最大值为约1×10¹⁶原子/立方厘米以上且约2×10¹⁶原子/立方厘米以下。实施例的MOS电容器的栅电极27中的K原子浓度的最大值为约1×10¹⁶原子/立方厘米以上且约2×10¹⁶原子/立方厘米以下。另一方面，实施例的MOS电容器的第二绝缘膜2b(PSG)中的Na原子浓度的最大值为约1×10¹⁶原子/立方厘米以上且约2×10¹⁶原子/立方厘米以下。实施例的MOS电容器的第二绝缘膜2b(PSG)中的K原子浓度的最大值为约2×10¹⁶原子/立方厘米以上且约3×10¹⁶原子/立方厘米以下。

也就是说，通过在栅电极27上形成包含由PSG制成的第二绝缘膜2b的层间绝缘膜2，降低了栅电极27中的Na原子和K原子的浓度。此外，如图19中所示，Na原子和K原子两者都被捕获在由PSG制成的第二绝缘膜2b中。

接着，在1000℃的温度下对实施例和比较例各自的MOS电容器实施15分钟追加的热处理。追加热处理的条件与上述实施方式中说明的用于源电极的合金化退火的条件相当。在实施追加的热处理后，用SIMS测定实施例和比较例各自的MOS电容器用材料中含有的Na原子的浓度。

作为用SIMS测定的结果，比较例的MOS电容器的层间绝缘膜2和栅绝缘膜15中含有的Na原子浓度的最大值分别为约1×10¹⁵原子/立方厘米和约1×10¹⁷原子/立方厘米。此外，它们的K原子浓度的最大值分别为小于1×10¹⁶原子/立方厘米和约5×10¹⁶原子/立方厘米。相比之下，实施例的MOS电容器的第二绝缘膜2b、第一绝缘膜2a和栅绝缘膜15中含有的Na原子浓度的最大值分别为约3×10¹⁶原子/立方厘米、约5×10¹⁵原子/立方厘米和约1×10¹⁵原子/立方厘米。此外，它们的K原子浓度的最大值分别为约4×10¹⁶原子/立方厘米、约2×10¹⁶原子/立方厘米和小于1×10¹⁶原子/立方厘米。也就是说，在不具有由PSG制成的第二绝缘膜2b的比较例的MOS电容器的情况下，大量Na原子和K原子扩散到栅绝缘膜15中。相比之下，在具有由PSG制成的第二绝缘膜2b的实施例的MOS电容器的情况下，Na原子被捕获在由PSG制成的第二绝缘膜2b中，并且因此可以保持栅绝缘膜15中的Na原子浓度低。

应该理解，在此公开的实施方式和实施例在各方面都是例示性而非限制性的。本发明的范围由权利要求的范围而不是上述说明限定，并且旨在包括在权利要求的范围和与权利要求的范围等价的含义内的任何变体。

标号说明

1：碳化硅半导体装置(MOSFET)；2：层间绝缘膜；2a：第一绝缘膜；2a1：第四面；2a2：第五面；2a3：第六面；2b：第二绝缘膜；2b1：第一面；2b2：第二面；2b3：第三面；2c：第三绝缘膜；2d：第四绝缘膜；2e：第五绝缘膜；5：碳化硅外延层；5a，5b：蚀刻掩模；10：碳化硅基板；10a：第一主面(主面)；10b：第二主面；11：碳化硅单晶基板；12：漂移区(碳化硅外延层)；13：体区；14：源区；15：栅绝缘膜(栅氧化膜)；15a：侧面；16：源电极；17：阻挡层；18：接触区；19：正面保护电极；20：漏电极；23：背面保护电极；27：栅电极；C1：第一开口；C2：第二开口；CH：沟道区。