半导体结构的制造方法与流程

本发明涉及半导体领域，尤其涉及一种半导体结构的制造方法。

背景技术：

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，mosfet场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(sce：short-channeleffects)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面mosfet晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(finfet)。finfet中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面mosfet器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且finfet相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。

鳍式场效应管按照功能区分主要分为核心(core)器件和周边(i/o)器件(或称为输入/输出器件)。按照鳍式场效应管的电性类型区分，核心器件可分为核心nmos器件和核心pmos器件，周边器件可分为周边nmos器件和周边pmos器件。

通常情况下，周边器件的工作电压比核心器件的工作电压大的多。为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，周边器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。

但是，现有技术形成的半导体器件的电学性能有待提高。

技术实现要素：

本发明解决的问题是提供一种半导体结构的制造方法，提高半导体器件 的电学性能。

为解决上述问题，本发明提供一种半导体结构的制造方法。包括如下步骤：提供半导体基底，所述半导体基底包括衬底以及位于所述衬底上的鳍部，所述衬底包括第一区域和第二区域；在所述第一区域的鳍部表面形成第一伪栅结构并在所述第二区域的鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括栅氧化层和第一伪栅电极层，所述第二伪栅结构包括伪栅氧化层和第二伪栅电极层；在所述衬底上形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅电极层，在所述介质层内形成第一开口，去除所述第二伪栅电极层，在所述介质层内形成第二开口；在所述第二开口侧壁形成牺牲层；形成所述牺牲层后，在所述第一开口和第二开口内填充抗反射膜；去除所述第二开口内的抗反射膜，形成图形化的抗反射层；以所述抗反射层为掩膜，去除所述第二开口侧壁的牺牲层和第二开口底部的伪栅氧化层；去除所述第二开口底部的伪栅氧化层后，去除所述第一开口内的抗反射层；在所述栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在去除所述第一伪栅电极层和第二伪栅电极层后，在所述第一开口和第二开口内填充抗反射膜之前，在所述第二开口侧壁形成牺牲层，所述牺牲层可以对所述第二开口侧壁的材料层进行保护，避免形成图形化的抗反射层的工艺对所述第二开口侧壁的材料层的质量产生不良影响，还可以使得在第二开口内形成的第二栅极结构具有较高的宽度均匀性，且第二栅极结构侧壁形貌良好，进而提高了半导体器件的电学性能。

可选方案中，所述牺牲层还形成于所述第一开口侧壁，因此，还可以在去除所述第一开口内的抗反射层的过程中，对所述第一开口侧壁的材料层起到保护作用，进一步提高半导体器件的电学性能。

附图说明

图1至图4是现有技术半导体结构的制造方法各步骤对应的结构示意图；

图5至图21是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。

具体实施方式

现有技术的半导体器件的电性能较差，结合半导体结构制造方法分析其原因。参考图1至图4，示出了现有技术半导体结构的制造方法各步骤对应的结构示意图。所述半导体结构的制造方法包括以下步骤：

参考图1，形成半导体基底，所述半导体基底包括衬底100以及位于所述衬底100上的鳍部；所述衬底100包括第一区域ⅰ和第二区域ⅱ，位于所述第一区域ⅰ衬底100上的鳍部为第一鳍部110，位于所述第二区域ⅱ衬底100上的鳍部为第二鳍部120。所述第一区域ⅰ用于形成周边器件，所述第二区域ⅱ用于形成核心器件。

具体地，所述半导体基底还包括位于所述第一区域ⅰ的第一伪栅结构(未标示)、位于所述第二区域ⅱ的第二伪栅结构(未标示)、位于所述第一伪栅结构两侧的第一区域源区或漏区113，以及位于所述第二伪栅结构两侧的第二区域源区或漏区123。其中，所述第一伪栅结构包括位于所述第一鳍部110表面的栅氧化层111和位于所述栅氧化层111表面的第一伪栅电极层112，所述第二伪栅结构包括位于所述第二鳍部120表面的伪栅氧化层121和位于所述伪栅氧化层121表面的第二伪栅电极层122。所述半导体基底还包括覆盖所述第一伪栅结构和第二伪栅结构的介质层130。

参考图2，刻蚀去除所述第一伪栅电极层112(如图1所示)，在所述介质层130内形成第一开口200；去除所述第二伪栅电极层122(如图1所示)，在所述介质层130内形成第二开口210。

参考图3，在所述第一开口200(如图2所示)和第二开口210(如图2所示)内填充抗反射膜300，所述抗反射膜300还覆盖所述介质层130表面；在所述抗反射膜300表面形成图形层(图未示)。

参考图4，以所述图形层为掩膜，图形化所述抗反射膜300，在所述第一区域ⅰ形成抗反射层301。

核心器件的工作电压比周边器件的工作电压小，为防止电击穿等问题， 当器件的工作电压越大时，要求器件的栅介质层的厚度越厚。为此，在形成第二区域ⅱ的栅介质层之前，先以所述图形层和抗反射层301为掩膜，刻蚀去除所述第二开口210底部的伪栅氧化层121，从而使后续形成的周边器件栅介质层(未标示)的厚度大于核心器件栅介质层(未标示)的厚度。

但是，在图形化所述抗反射膜300(如图3所示)以形成抗反射层301后，所述第二开口210内容易有抗反射层残留物311，且所述抗反射层残留物311难以去除；此外，所述抗反射层残留物311还会影响后续对所述伪栅氧化层121的刻蚀工艺，导致被所述抗反射层残留物311覆盖的伪栅氧化层121难以去除，从而影响后续第二栅极结构的形成质量。

经研究发现，形成所述抗反射层301后，可以对所述第二开口210(如图2所示)进行清理处理，以去除所述抗反射层残留物311，但是，所述清理处理容易对所述第二开口210侧壁的材料层造成不良影响，从而导致半导体器件的电性能的下降。

为了解决所述技术问题，本发明提供一种半导体器件的制造方法，包括：提供半导体基底，所述半导体基底包括衬底以及位于所述衬底上的鳍部，所述衬底包括第一区域和第二区域；在所述第一区域的鳍部表面形成第一伪栅结构并在所述第二区域的鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括栅氧化层和第一伪栅电极层，所述第二伪栅结构包括伪栅氧化层和第二伪栅电极层；在所述衬底上形成介质层，所述介质层与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层和第二伪栅电极层；去除所述第一伪栅电极层，在所述介质层内形成第一开口，去除所述第二伪栅电极层，在所述介质层内形成第二开口；在所述第二开口侧壁形成牺牲层；形成所述牺牲层后，在所述第一开口和第二开口内填充抗反射膜；去除所述第二开口内的抗反射膜，形成图形化的抗反射层；以所述抗反射层为掩膜，去除所述第二开口侧壁的牺牲层和第二开口底部的伪栅氧化层；去除所述第二开口底部的伪栅氧化层后，去除所述第一开口内的抗反射层；在所述栅氧化层表面、第一开口侧壁以及第二开口的底部和侧壁上形成栅介质层；在所述第一开口和第二开口中填充金属层。

本发明在去除所述第一伪栅电极层和第二伪栅电极层后，在所述第一开 口和第二开口内填充抗反射膜之前，在所述第二开口侧壁形成牺牲层，所述牺牲层可以对所述第二开口侧壁的材料层进行保护，避免形成图形化的抗反射层的工艺对所述第二开口侧壁的材料层的质量产生不良影响，还可以使得在第二开口内形成的第二栅极结构具有较高的宽度均匀性，且第二栅极结构侧壁形貌良好，进而提高了半导体器件的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图21是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。

结合参考图5和图6，图6是图5沿aa1方向的剖面结构示意图，提供半导体基底，所述半导体基底包括衬底400以及位于所述衬底400上的鳍部，所述衬底400包括第一区域ⅰ(如图6所示)和第二区域ⅱ(如图6所示)。

本实施例中，位于所述第一区域ⅰ衬底400上的鳍部为第一鳍部410，位于所述第二区域ⅱ衬底400上的鳍部为第二鳍部420。

本实施例中，所述第一区域ⅰ用于形成周边器件(例如：输入/输出器件)，所述第二区域ⅱ用于形成核心器件。所述第一区域ⅰ可以为n型区或p型区，所述第二区域ⅱ可以为n型区或p型区，所述第一区域ⅰ和第二区域ⅱ类型相同。

所述衬底400的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底400还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述第一鳍部410和第二鳍部420的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底400为硅衬底，所述第一鳍部410和第二鳍部420的材料为硅。

具体地，提供所述半导体基底的步骤包括：提供初始基底，在所述初始基底上形成图形化的硬掩膜层500；以所述硬掩模层500为掩膜，刻蚀所述初始基底，形成若干分立的凸起；所述凸起为鳍部，刻蚀后的初始基底作为衬底400，所述衬底400包括第一区域ⅰ和第二区域ⅱ，位于所述第一区域ⅰ的鳍部为第一鳍部410，位于所述第二区域ⅱ的鳍部为第二鳍部420。

本实施例中，所述硬掩膜层500的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层500表面能够作为平坦化工艺的停止位置，且所述硬掩膜层500还能够起到保护所述第一鳍部410顶部和第二鳍部420顶部的作用。

结合参考图7，需要说明的是，提供所述半导体基底之后，所述制造方法还包括：在所述第一鳍部410和第二鳍部420表面形成线性氧化层401，用于修复所述第一鳍部410和第二鳍部420。

在氧化处理过程中，由于所述第一鳍部410和第二鳍部420凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述线性氧化层401之后，不仅所述第一鳍部410和第二鳍部420表面的缺陷层被去除，且凸出棱角部分也被去除，使所述第一鳍部410和第二鳍部420的表面光滑，晶格质量得到改善，避免所述第一鳍部410和第二鳍部420顶角尖端放电问题，有利于改善鳍式场效应管的性能。

本实施例中，所述线性氧化层401还位于所述衬底400表面，所述线性氧化层401的材料为氧化硅。

结合参考图8，需要说明的是，形成所述线性氧化层401之后，所述制造方法还包括：在所述衬底400表面形成隔离层402。

所述隔离层402作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用，所述隔离层402的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层402的材料为氧化硅。

需要说明的是，本实施例中，所述隔离层402是浅沟槽隔离层，但不限于浅沟槽隔离层。

具体地，形成所述隔离层402的步骤包括：在所述线性氧化层401表面形成隔离膜，所述隔离膜的顶部高于所述硬掩膜层500(如图7所示)顶部；研磨去除高于所述硬掩膜层500顶部的隔离膜；去除部分厚度的隔离膜以形成隔离层402；去除所述硬掩膜层500。

需要说明的是，在去除部分厚度的隔离膜的过程中还去除部分鳍部表面的线性氧化层401。

参考图9，图9是沿bb1(如图5所示)方向的剖面结构示意图，在所述第一区域ⅰ的鳍部表面形成第一伪栅结构(未标示)并在所述第二区域ⅱ的鳍部表面形成第二伪栅结构(未标示)，其中，所述第一伪栅结构包括栅氧化层411和第一伪栅电极层413，所述第二伪栅结构包括伪栅氧化层421和第二伪栅电极层423。

所述第一伪栅结构和第二伪栅结构为后续形成第一栅极结构和第二栅极结构占据空间位置。

本实施例中，位于所述第一区域ⅰ衬底400的鳍部为第一鳍部410，位于所述第二区域ⅱ衬底400的鳍部为第二鳍部420。相应的，形成所述第一伪栅结构和第二伪栅结构的步骤中，在所述第一鳍部410表面形成第一伪栅结构(未标示)并在所述第二鳍部420表面形成第二伪栅结构(未标示)。

本实施例中，所述第一伪栅结构横跨所述第一鳍部410表面且覆盖所述第一鳍部410部分顶部表面和侧壁表面，包括栅氧化层411，以及所述栅氧化层411表面的第一伪栅电极层413；所述第二伪栅结构横跨所述第二鳍部420表面且覆盖所述第二鳍部420部分顶部表面和侧壁表面，包括伪栅氧化层421，以及所述伪栅氧化层421表面的第二伪栅电极层423。

所述栅氧化层411和伪栅氧化层421的材料为氧化硅，所述第一伪栅电极层413和第二伪栅电极层423的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述第一伪栅电极层413和第二伪栅电极层423的材料为多晶硅。

具体地，形成所述第一伪栅结构和第二伪栅结构的步骤包括：形成覆盖所述第一鳍部410和第二鳍部420的伪栅氧化膜；在所述伪栅氧化膜表面形成伪栅电极膜；对所述伪栅电极膜进行平坦化处理；在所述伪栅电极膜表面形成第一图形层510；以所述第一图形层510为掩膜，图形化所述伪栅电极膜和伪栅氧化膜，在所述第一鳍部410表面形成栅氧化层411，在所述栅氧化层411表面形成第一伪栅电极层413，在所述第二鳍部420表面形成伪栅氧化层421，在所述伪栅氧化层421表面形成第二伪栅电极层423；去除所述第一图形层510。

本实施例中，所述第一图形层510为硬掩膜层，所述第一图形层510的材料为氮化硅。

结合参考图10，需要说明的是，形成所述第一伪栅结构和第二伪栅结构之后，所述制造方法还包括：在所述第一伪栅结构侧壁形成第一区域第一侧壁层414，在所述第二伪栅结构侧壁形成第二区域第一侧壁层424。

所述第一区域第一侧壁层414和第二区域第一侧壁层424的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述第一区域第一侧壁层414和第二区域第一侧壁层424可以为单层结构或叠层结构。本实施例中，所述第一区域第一侧壁层414和第二区域第一侧壁层424为单层结构，所述第一区域第一侧壁层414和第二区域第一侧壁层424的材料为氮化硅。

结合参考图11，所述制造方法还包括：在所述第一区域第一侧壁层414表面形成第一区域第二侧壁层415，在所述第二区域第一侧壁层424表面形成第二区域第二侧壁层425；在所述第一伪栅结构两侧的第一鳍部410内形成第一区域应力层416，在所述第二伪栅结构两侧的第二鳍部420内形成第二区域应力层426；在所述第一区域应力层416内形成第一区域源区或漏区(图未示)，在所述第二区域应力层426内形成第二区域源区或漏区(图未示)。

所述第一区域第二侧壁层415和第二区域第二侧壁层425的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述第一区域第二侧壁层415和第二区域第二侧壁层425可以为单层结构或叠层结构。本实施例中，所述第一区域第二侧壁层415和第二区域第二侧壁层425为单层结构，所述第一区域第二侧壁层415和第二区域第二侧壁层425的材料为氮化硅。

参考图12，在所述衬底400上形成介质层460，所述介质层460与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层413和第二伪栅电极层423。

所述介质层460的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述介质层460的材料为 氧化硅。

本实施例中，所述介质层460为叠层结构，包括位于所述衬底400上的第一介质层440，以及位于所述第一介质层440表面的第二介质层450。其中，所述第二介质层450的致密度大于所述第一介质层440的致密度，从而在平坦化工艺中提高所述第二介质层450的表面平坦度。

需要说明的是，在形成所述介质层460之前，所述制造方法还包括：在所述衬底400上形成刻蚀阻挡层430，所述刻蚀阻挡层430还覆盖所述第一伪栅结构表面和第二伪栅结构表面。

所述刻蚀阻挡层430用于作为后续接触孔刻蚀工艺中的刻蚀停止层，且作为后续平坦化工艺的停止位置。本实施例中，所述刻蚀阻挡层430的材料为氮化硅。

具体地，形成所述介质层460的步骤包括：形成所述刻蚀阻挡层430后，在所述鳍部与鳍部之间的衬底400上填充满第一介质膜，所述第一介质膜还覆盖所述第一伪栅结构和第二伪栅结构，且所述第一介质膜顶部高于所述第一伪栅电极层413顶部和第二伪栅电极层423顶部；平坦化所述第一介质膜直至露出所述刻蚀阻挡层430顶部表面；回刻蚀去除部分厚度的第一介质膜以形成第一介质层440；在所述第一介质层440表面形成第二介质膜，所述第二介质膜还覆盖所述第一伪栅结构和第二伪栅结构表面，且所述第二介质膜顶部高于所述第一伪栅电极层413顶部和第二伪栅电极层423顶部；平坦化所述第二介质膜直至露出所述第一伪栅电极层413顶部表面和第二伪栅电极层423顶部表面，以形成第二介质层450。

需要说明的是，在平坦化所述第二介质膜的同时，还去除位于所述第一伪栅电极层413顶部和第二伪栅电极层423顶部的刻蚀阻挡层430，使形成的所述第二介质层450顶部与所述第一伪栅电极层413和第二伪栅电极层423顶部齐平。

参考图13，去除所述第一伪栅电极层413(如图12所示)，在所述介质层460内形成第一开口600，去除所述第二伪栅电极层423(如图12所示)，在所述介质层460内形成第二开口610。

本实施例中，在同一道工艺步骤中，刻蚀去除所述第一伪栅电极层412和第二伪栅电极层422。

本实施例中，采用干法刻蚀工艺、湿法刻蚀或干法刻蚀工艺和湿法刻蚀相结合的工艺，刻蚀去除所述第一伪栅电极层413和第二伪栅电极层423。其中，由于所述刻蚀工艺对所述第一伪栅电极层413和第二伪栅电极层423具有较高刻蚀选择比，也就是说，所述刻蚀工艺对所述第一伪栅电极层413和第二伪栅电极层423的刻蚀速率大于对所述介质层460的刻蚀速率，从而在刻蚀去除所述第一伪栅电极层413和第二伪栅电极层423时，可以减小对所述介质层460的损耗。

参考图14，在所述第二开口610侧壁形成牺牲层620。

所述牺牲层620用于在后续工艺中保护所述第二开口610侧壁的材料层，即保护所述第二区域第一侧壁层424，避免后续的工艺对所述第二区域第一侧壁层424造成不良影响。

本实施例中，所述牺牲层620还形成于所述第一开口600的侧壁。

本实施例中，所述牺牲层620的材料为氧化硅，形成所述牺牲层620的工艺为原子层沉积工艺。

具体地，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅的前驱体，工艺温度为100摄氏度至500摄氏度，压强为5毫托至20托，沉积次数为5次至40次。

其中，当工艺温度低于100摄氏度时，容易导致每次沉积工艺的沉积速度过慢，从而导致所述牺牲层620的厚度较薄，或者需要增加工艺时间以达到目标厚度值，从而降低所述牺牲层620的形成效率；当所述工艺温度高于500摄氏度时，容易导致所述前驱体的热分解，从而引入类似化学气相沉积的现象，进而影响所述牺牲层620的纯度和台阶覆盖性，最终降低所述牺牲层620的形成质量。

基于所述设定的工艺温度，将腔室压强、气体流量和沉积次数设定在合理范围值内，避免类似化学气相沉积的现象发生，从而保证所述牺牲层620的高纯度和良好台阶覆盖性，进而提高所述牺牲层620的形成质量。

需要说明的是，所述牺牲层620的厚度不宜过厚，也不宜过薄。如果所述牺牲层620的厚度过薄，在后续工艺中容易被去除，从而难以起到保护所述第二区域第一侧壁层424的作用；此外，由于所述第一开口600和第二开口610的开口尺寸有限，也就是说，形成所述牺牲层620的工艺窗口有限，如果所述牺牲层620的厚度过厚，所述牺牲层620在所述第一开口600和第二开口610中占据空间过大，容易导致后续难以在所述第一开口600中形成抗反射膜，且造成制造成本的浪费。为此，本实施例中，所述牺牲层620的厚度为至

需要说明的是，通过所述原子层沉积工艺，所述牺牲层620还保形覆盖所述伪栅氧化层421表面、第一开口600底部，且所述牺牲层620还覆盖所述介质层460表面。

参考图15，在所述第一开口600(如图14所示)和第二开口610(如图14所示)内填充抗反射膜520。

所述抗反射膜520用于降低驻波效应，以提高光刻质量。本实施例中，所述抗反射膜520还覆盖所述介质层460表面。

所述抗反射膜520为有机材料。本实施例中，采用化学气相沉积工艺形成所述抗反射膜520。

需要说明的是，所述制造方法还包括：在所述抗反射膜520表面形成图形层530。

所述图形层530作为后续图形化所述抗反射膜520的刻蚀掩膜，还作为后续去除所述第二开口610(如图13所示)底部的伪栅氧化层421的刻蚀掩膜。

本实施例中，所述图形层530的材料为光刻胶。

结合参考图16和图17，去除所述第二开口610内的抗反射膜520(如图15所示)，形成图形化的抗反射层521。

具体地，以所述图形层530为掩膜，刻蚀去除所述第二开口610内以及所述第二区域ⅱ的介质层460表面的抗反射膜520，形成图形化的抗反射层 521。

需要说明的是，通过所述刻蚀工艺形成所述图形化的抗反射层521后，所述第二开口610内容易有抗反射层残留物522。

相应的，形成图形化的抗反射层521的步骤包括：去除所述第二开口610内的抗反射膜520(如图15所示)，形成图形化的抗反射层521，其中，所述第二开口610内具有抗反射层残留物522(如图15所示)；对所述第二开口610进行清理处理，去除所述第二开口610内的抗反射层残留物522。

本实施例中，采用等离子体干法刻蚀工艺，去除所述第二开口610内以及所述第二区域ⅱ的介质层460表面的抗反射膜520。

本实施例中，所述抗反射层521的材料为有机物，相应的，所述抗反射层残留物522的材料为有机物。

本实施例中，对所述第二开口610进行清理处理的工艺为灰化工艺。

具体地，所述灰化工艺的工艺步骤包括：通入反应气体，利用所述反应气体去除所述第二开口610内的抗反射层残留物522，所述反应气体为o2、n2和h2的混合气体。

需要说明的是，所述混合气体的气体流量不宜过高，也不宜过低。如果气体流量过低，容易导致去除所述抗反射层残留物522的速率过慢，从而会降低制造效率；如果气体流量过高，反而会浪费工艺成本。为此，本实施例中，所述混合气体的气体流量为500sccm至8000sccm。

基于所述设定的气体流量，将压强、温度和工艺时间设定在合理范围值内，以提高对所述抗反射层残留物522的去除效果和去除效率。本实施例中，所述压强为1个标准大气压，温度为150℃至350℃，工艺时间为100秒至1000秒。

需要说明的是，所述第二开口610侧壁形成有牺牲层620，所述牺牲层620在去除所述第二开口610内的抗反射层残留物522的过程中，对所述第二开口610侧壁的材料层起到保护作用，即保护所述第二区域第一侧壁层424，避免所述工艺对所述第二区域第一侧壁层424的质量造成不良影响，还可以 使得后续在第二开口形成的第二栅极结构的宽度尺寸符合要求，且第二栅极结构侧壁具有良好形貌。

还需要说明的是，后续在刻蚀去除所述第二开口610底部的伪栅氧化层421的过程中，被所述抗反射层残留物522覆盖的伪栅氧化层421难以被去除，从而导致伪栅氧化层421有部分残留，进而影响后续第二开口610内第二栅极结构的形成质量。因此，通过去除所述第二开口610内的抗反射层残留物522，可以提高后续第二开口610内第二栅极结构的形成质量。

参考图18，以所述抗反射层521为掩膜，去除所述第二开口610侧壁的牺牲层620和第二开口610底部的伪栅氧化层421(如图17所示)。

所述第一区域ⅰ用于形成周边器件(例如：输入/输出器件)，所述第二区域ⅱ用于形成核心器件，核心器件的工作电压比周边器件的工作电压小，为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，也就是说，后续形成的第二区域ⅱ的栅介质层的厚度小于第一区域ⅰ的栅介质层的厚度。为此，本实施例中，在形成第二区域ⅱ的栅介质层之前，先去除所述伪栅氧化层421，从而使后续形成的周边器件栅介质层(未标示)的厚度大于核心器件栅介质层(未标示)的厚度。

需要说明的是，所述抗反射层521表面形成有图形层530，去除所述第二开口610侧壁的牺牲层620和第二开口610底部的伪栅氧化层421的步骤中，以所述图形层530和抗反射层521为掩膜。

需要说明的是，所述伪栅氧化层421表面、以及所述第二区域ⅱ介质层460表面形成有牺牲层620，因此，去除所述第二开口610侧壁的牺牲层620和第二开口610底部的伪栅氧化层421的步骤中，还去除所述伪栅氧化层421表面和第二区域ⅱ介质层460表面的牺牲层620。

还需要说明的是，所述牺牲层620的材料为氧化硅，所述伪栅氧化层421的材料为氧化硅，因此，可以在同一道刻蚀工艺中去除所述牺牲层620和伪栅氧化层421。

本实施例中，采用干法刻蚀工艺去除所述第二区域ⅱ的牺牲层620和伪栅氧化层421，所述干法刻蚀工艺为siconi刻蚀工艺。

所述siconi刻蚀工艺对所述牺牲层620和伪栅氧化层421的刻蚀速率大于对所述介质层460的刻蚀速率，因此，在刻蚀去除所述牺牲层620和伪栅氧化层421的同时可以减小对所述介质层460的损耗；且siconi刻蚀工艺有利于改善刻蚀工艺对图形密集区和图形稀疏区的负载效应，从而提高各区域对所述牺牲层620和伪栅氧化层421的刻蚀速率的均一性。

具体地，所述siconi刻蚀工艺的步骤包括：以nf3和nh3作为反应气体以生成刻蚀气体；通过所述刻蚀气体刻蚀所述第二区域ⅱ的牺牲层620和伪栅氧化层421。

需要说明的是，所述刻蚀气体的气体流量影响对所述牺牲层620和伪栅氧化层421的刻蚀速率和刻蚀效果，为此，所述刻蚀气体的气体流量不宜过高，也不宜过低。本实施例中，nf3的气体流量为20sccm至200sccm，nh3的气体流量为20sccm至500sccm。

基于所述设定的气体流量，将压强和工艺时间设定在合理范围值内，以提高对所述牺牲层620和伪栅氧化层421的刻蚀效果和刻蚀效率。本实施例中，腔室压强为1torr至100torr，工艺时间为10s至200s。

参考图19，去除所述第一开口600内的抗反射层521(如图18所示)。

本实施例中，所述制造方法还包括：去除所述抗反射层521前，去除所述图形层530(如图18所示)。此外，去除所述第一开口600内的抗反射层521的同时，还去除所述第一区域ⅰ介质层460表面的抗反射层521。

去除所述抗反射层521的工艺可以为湿法刻蚀工艺或干法刻蚀工艺。本实施例中，采用等离子干法刻蚀工艺去除所述抗反射层521。

具体地，所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为ch4、h2和n2的混合气体。

需要说明的是，所述刻蚀气体的气体流量不宜过大，也不宜过小。如果所述刻蚀气体的气体流量过小，容易导致刻蚀速率过慢，从而会增加工艺时间，降低制造效率；如果所述刻蚀气体的气体流量过大，容易降低刻蚀稳定性。为此，本实施例中，ch4的气体流量为10sccm至100sccm，n2的气体流量为10sccm至100sccm，h2的气体流量为200sccm至800sccm。

基于所述设定的气体流量，将压强和刻蚀时间设定在合理范围值内，以提高对所述图形层530和抗反射层521的去除效果并提高刻蚀效率。本实施例中，压强为5torr至30torr，刻蚀时间为50s至300s。

结合参考图20，需要说明的是，所述制造方法还包括：去除所述第一开口600内的抗反射层521(如图18所示)后，去除所述第一开口600侧壁的牺牲层620(如图19所示)。

为了减小去除所述牺牲层620的工艺对所述栅氧化层411的损耗，并提高刻蚀速率的均一性，本实施例中，采用湿法刻蚀工艺去除所述第一开口600底部和侧壁以及所述第一区域ⅰ介质层460表面的牺牲层620。所述湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液。

需要说明的是，所述牺牲层620还保形覆盖所述伪栅氧化层421表面、第一开口600底部，且所述牺牲层620还覆盖所述介质层460表面；相应的，去除所述第一开口600侧壁的牺牲层620的步骤中，还去除所述第一开口600底部以及所述第一区域ⅰ介质层460表面的牺牲层620(如图19所示)。

参考图21，在所述栅氧化层411表面、第一开口600(如图20所示)侧壁以及第二开口610(如图20所示)的底部和侧壁上形成栅介质层(未图示)；在所述第一开口600和第二开口610中填充金属层(未图示)。

本实施例中，位于所述第一开口600中的栅氧化层411、栅介质层和金属层构成第一栅极结构751，位于所述第二开口610中的栅介质层和金属层构成第二栅极结构752。

本实施例中，所述第一栅极结构751横跨所述第一鳍部410，包括覆盖所述第一鳍部410部分顶部表面和侧壁表面的第一栅介质层712和位于所述第一栅介质层712上的第一栅电极层714；所述第二栅极结构752横跨所述第二鳍部420，包括覆盖所述第二鳍部420部分顶部表面和侧壁表面的第二栅介质层722和位于所述第二栅介质层722上的第二栅电极层724

所述第一区域ⅰ用于形成周边器件，所述第二区域ⅱ用于形成核心器件，因此，所述栅氧化层411与所述第一栅介质层712作为周边器件的栅介质层，所述第二栅介质层722作为核心器件的栅介质层。

本实施例中，所述第一栅介质层712和所述第二栅介质层722的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2或al2o3。

所述金属层的材料为al、cu、ag、au、pt、ni、ti或w。本实施例中，所述金属层的材料为w，相应的，所述第一栅电极层714和第二栅电极层724的材料为w。

本实施例中，在所述栅氧化层411表面、第一开口600侧壁以及第二开口610的底部和侧壁上形成栅介质层之后，在所述栅介质层上形成金属层之前，形成所述第一栅极结构751和第二栅极结构752的步骤还包括：在所述栅介质层表面形成功函数层(未标示)。

因此，所述第一栅极结构751还包括：位于所述第一栅介质层712和所述第一栅电极层714之间的第一功函数层713，所述第一功函数层713用于调节周边器件的阈值电压；所述第二栅极结构752还包括：位于所述第二栅介质层722和所述第二栅电极层724之间的第二功函数层723，所述第二功函数层723用于调节所述核心器件的阈值电压。

本实施例中，所述第一区域ⅰ和第二区域ⅱ为n型区时，所述功函数层为n型功函数材料；所述第一区域ⅰ和第二区域ⅱ为p型区时，所述功函数层为p型功函数材料。

具体地，所述第一区域ⅰ和第二区域ⅱ为n型区，所述功函数层为n型功函数材料，n型功函数材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev。所述功函数层为单层结构或叠层结构，所述功函数层的材料包括tial、taaln、tialn、mon、tacn和aln中的一种或几种。本实施例中，所述功函数层的材料为tial；相应的，所述第一功函数层713和第二功函数层723的材料为tial。

或者，所述第一区域ⅰ和第二区域ⅱ为p型区，所述功函数层为p型功函数材料，p型功函数材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev。所述功函数层为单层结构或叠层结构，所述功函数层的材料包括ta、 tin、tan、tasin和tisin中的一种或几种。本实施例中，所述功函数层的材料为tin；相应的，所述第一功函数层713和第二功函数层723的材料为tin。

具体地，形成所述第一栅极结构751和第二栅极结构752的步骤包括：在所述第一开口600(如图20所示)底部的栅氧化层411表面、第一开口600侧壁、第二开口610(如图20所示)底部以及第二开口610侧壁形成栅介质层，所述栅介质层还覆盖所述介质层460表面；在所述栅介质层表面形成功函数层；在所述功函数层表面形成金属层，所述金属层填充满所述第一开口600和第二开口610且所述金属层顶部高于所述介质层460顶部；研磨去除高于所述介质层460顶部的金属层，在所述第一区域ⅰ的功函数层表面形成第一栅电极层714，在所述第二区域ⅱ的功函数层表面形成第二栅电极层724。

需要说明的是，研磨去除高于所述介质层460顶部的金属层的同时，还研磨去除高于所述介质层460顶部的栅介质层和功函数层，在所述第一区域ⅰ形成位于所述栅氧化层411表面和第一开口600侧壁的第一栅介质层712，以及位于所述第一栅介质层712表面的第一功函数层713，在所述第二区域ⅱ形成位于所述第二开口610侧壁及底部的第二栅介质层722，以及位于所述第二栅介质722表面的第二功函数层723。

需要说明的是，为了提高所述第一栅极结构751与第一鳍部410之间、所述第二栅极结构752与第二鳍部420之间的界面性能，在形成所述第一栅介质层712和第二栅介质层722之前，所述制造方法还包括：在所述第一开口600底部的栅氧化层411表面形成第一界面层711，在所述第二开口610底部的第二鳍部420表面形成第二界面层721；相应的，形成所述栅介质层的步骤包括：在所述第一开口600底部的第一界面层711表面、第一开口600侧壁、第二开口610底部的第二界面层721表面以及第二开口610侧壁形成所述栅介质层。

本发明在去除所述第一伪栅电极层413(如图12所示)和第二伪栅电极层423(如图12所示)后，在所述第一开口600(如图13所示)和第二开口610(如图13所示)内填充抗反射膜520(如图15所示)之前，在所述第二开口610(如图14所示)侧壁形成牺牲层620(如图14所示)，所述牺牲层 620可以对所述第二开口610侧壁的材料层进行保护，避免去除所述抗反射层残留物522的工艺对所述第二开口610侧壁的材料层的质量产生不良影响，还可以使得在第二开口610内形成的第二栅极结构具有较高的宽度均匀性，且第二栅极结构侧壁形貌良好，进而提高了半导体器件的电学性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。