半导体封装、半导体设备及半导体封装的制造方法与流程

本发明涉及封装技术领域，尤其涉及一种薄的半导体封装、半导体设备及半导体封装的制造方法。

背景技术：

于电子产业中，具有高性能的高整合度(integration)及多功能性成为新产品的基本。同时，由于产品的制造成本与其尺寸成正比，因此高整合度会导致更高的制造成本。因此，对IC(Integrated Circuit，集成电路)封装的小型化要求已变得越来越重要。

由于对于单个封装中的高密度系统整合，PoP(Package-on-package，封装上封装)是成本划算的解决方案，因此PoP为目前发展最快的半导体封装技术。于PoP结构中，可以将各式各样的封装整合于单个半导体封装中以降低其尺寸。因此，存在提供一种半导体封装来克服或者至少缓解上述问题的需要。

因此，在增加3D(三维)图像处理电路的性能的同时，降低电源消耗并延长移动设备的工作时间是重要的。

技术实现要素：

有鉴于此，本发明实施例提供了一种半导体封装、半导体设备及半导体封装的制造方法，可以降低半导体封装的厚度。

本发明实施例提供了一种半导体封装，包括：基底；第一电子元件，设置在该基底上；第一导电层；第一柱层，连接该第一导电层及该基底；以及第一封装体，封装该第一导电层、该第一柱层及该第一电子元件；其中，该第一导电层嵌入于该第一封装体中。

其中，该第一导电层包括：第一接垫，从该第一封装体中露出；以及第一走线，连接至该第一接垫。

其中，该第一接垫及该第一走线中的每一个均具有第一侧面及第一上表面，该第一上表面从该第一封装体露出，且该第一侧面由该第一封装体封装。

其中，该第一导电层包括：多个第一走线，形成在该第一电子元件的上方。

其中，该第一导电层的厚度在10μm～20μm的范围内。

其中，该第一封装体为成型材料。

其中，该第一导电层具有第一上表面，该第一封装体具有第二上表面，该第一上表面与该第二上表面对齐。

其中，还包括：第二导电层；第二柱层，连接该第一导电层及该第二导电层；以及第二封装体，封装该第二导电层及该第二柱层。

其中，该第二导电层包括：第二接垫，从该第二封装体露出。

其中，该第二接垫具有第二侧面及第三上表面，该第三上表面从该第二封装体中露出，该第二侧面由该第二封装体封装。

其中，该第二封装体为层压层。

其中，该第二导电层具有第三上表面，该第二封装体具有第四上表面，该第三上表面与该第四上表面对齐。

本发明实施例提供了一种半导体设备，包括：如上项所述的半导体封装；以及第二电子元件，设置在该半导体封装的该第一导电层或第二导电层上。

本发明实施例提供了一种半导体封装的制造方法，包括：提供载体；在该载体上形成第一导电层；在该第一导电层上形成第一柱层；在基底上设置第一电子元件；将该第一柱层连接至该基底；形成第一封装体以封装该第一电子元件、该第一导电层及该第一柱层；以及移除该载体。

本发明实施例提供了一种半导体封装的制造方法，包括：在该载体上形成第二导电层；形成第二封装体以封装该第二导电层；形成穿过该第二封装体的第二柱层，其中该第二柱层电性连接至该第二导电层；在该第二柱层及该第二封装体上形成第一导电层；在该第一导电层上形成第一柱层；在基底上设置第一电子元件；将该第一柱层连接至该基底；形成第一封装体以封装该第一电子元件、该第一导电层及该第一柱层；以及移除该载体。

本发明实施例的有益效果是：

本发明实施例，由于第一导电层嵌入于第一封装体中，因此可以降低半导体封装的厚度。

附图说明

在阅读了下述细节描述及所附的附图之后，本发明的目的和优点对本领域技术人员将更显而易见，其中：

图1为根据本发明实施例的半导体封装的结构示意图；

图2为根据本发明另一实施例的半导体封装的结构示意图；

图3为根据本发明实施例的半导体设备的结构示意图；

图4为根据本发明另一实施例的半导体设备的结构示意图；

图5A至5H示意了图1的半导体封装的制造过程；以及

图6A至6K示意了图2的半导体封装的制造过程。

具体实施方式

为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

在本申请说明书及权利要求当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“耦接”一词在此为包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。

图1为根据本发明实施例的半导体封装100的结构示意图。该半导体封装100包括：基底110，至少一个第一电子元件120，至少一个导电接头(conductive contact)130，第一柱层(pillar layer)140，第一导电层150及第一封装体160。

该基底110例如为多层结构或者单层结构。该基底110可以为有机基底，陶瓷基底，硅基底，金属基底，等等。该基底110包括：多个接垫(pad)111，用于电性连接该第一柱层140。

在本实施例中，第一电子元件120以“正面向下”的方式耦接至基底110的上表面110u，并且经由多个导电接头121电性连接至基底110。该配置有时称为“倒装芯片(flip-chip)”。导电接头121可以为焊球(solder ball)、导电柱等。

在其他一些实施例中，第一电子元件120以“正面向上”的方式耦接至基底110，并且经由多条导电接合线(未示出)电性连接至基底110。第一电子元件120可以为有源芯片或者无源元件，诸如电阻、电感或电容。在另一实施例中，第一电子元件120的数量可以为多个。

另外，第一电子元件120例如为芯片或无源元件，诸如电阻、电感或电容。在另一实施例中，第一电子元件120的数量可以为多个。

导电接头130设置在基底110的下表面110b上。半导体封装100可以通过该导电接头130来设置在外部电路上及电性连接至该外部电路，诸如电路板。导电接头130可以为焊球，导电柱等。

第一柱层140连接第一导电层150及基底110，以使该第一导电层150和该基底110电性连接。在本实施例中，第一柱层140包括：多个柱形物(pilliar)141。该多个柱形物141可以由诸如铜等材料形成。

第一导电层150包括：多个元件151，诸如接垫、走线(trace)或者他们的组合。在本实施例中，元件151可以包括：多个第一元件151’及多个第二元件151”，其中第一元件151’为第一走线，第二元件151”为第一接垫。可选地，所有元件151均可以为第一接垫或者第一走线。尽管没有示出，但是至少一个第一元件151’可以连接至少一个第二元件151”。

第一元件151’形成于第一电子元件120的上方，并且在第一元件151’与第一电子元件120之间没有柱形物。但是，这样的范例并不意味着限制。

每个元件151可以为多层结构或者单层结构。例如，每个元件151可以包括：第一层1511及第二层1512。该第一层1511及第二层1512可以为镍，金，铜或者他们的组合。在实施例中，第一层1511包括：表面处理(surface finishing)层及/或晶种层(seed layer)。

每个元件151(走线或接垫)具有第一侧面151s及第一上表面151u，该第一上表面151u从第一封装体160的第二上表面160u露出，并且第一封装体160封装(encapsulate)第一导电层150的第一侧面151s。

第一导电层150具有范围在10μm(微米)～20μm之间的厚度t1。相比于插入层(interposer)，第一导电层150的厚度t1非常地小。一般地，插入层具有大于100μm的厚度。在本实施例中，半导体封装100可以省略插入层，因此可以降低半导体封装100的厚度t2。

第一封装体160封装第一导电层150，第一柱层140及第一电子元件120。该第一封装体160可以由相同材料制成。例如，第一封装体160为成型材料(molding compound)，该成型材料例如可以由如下材料制成：酚酫基树脂(novolac-based resin)，环氧基树脂，硅基树脂(silicone-based resin)，或者另一合适的封装物。该成型材料也可以包含合适的填充物，诸如粉未状的SiO2。

在一个实施例中，第一封装体160具有厚度t3。第一导电层150嵌入于第一封装体160中，因此无需增加第一封装体160的厚度t3。

另外，第一导电层150的第一上表面151u及第一封装体160的第二上表面160u彼此对齐。例如，第一上表面151u和第二上表面160u共平面。

图2为根据本发明另一实施例的半导体封装200的结构示意图。该半导体封装200包括：上述的基底110，上述的至少一个第一电子元件120，上述的至少一个导电接头130，上述的第一柱层140，上述的第一导电层150，上述的第一封装体160，第二柱层240，第二导电层250及第二封装体260。

在本实施例中，第二柱层240，第二导电层250及第二封装体260可以形成封装基底，该封装基底通过第一柱层140及第一导电层150来电性连接至基底110。

第一导电层150包括：多个元件151，诸如接垫、走线或者他们的组合。在本实施例中，元件151可以包括：多个第一元件151’及多个第二元件151”，其中第一元件151’为第一走线，第二元件151”为第一接垫。另外，在本实施例中，每个元件151均为单层结构。例如，每个元件151仅包括上述的第二层1512，如前所描述。

第二柱层240连接第一导电层150及第二导电层250，从而电性地连接第一导电层150及第二导电层250。在本实施例中，第二柱层240包括：多个柱形物241，连接第一导电层150及第二导电层250。

第二导电层250具有类似于图1中的第一导电层150的结构。

例如，第二导电层250包括：多个元件251，诸如接垫、走线或者他们的组合。在本实施例中，元件251可以包括：多个第一元件251’及多个第二元件251”，其中第一元件251’及第二元件251”均为第二接垫。尽管没有示出，但是至少一个第一元件251’可以连接至少一个第二元件251”。

第一元件251’形成于第一电子元件120及第一元件151’的上方，并且没有柱形物位于该第一元件151’及该第一元件251’之间。但是，此范例并不意味着限制。在另一实施例中，至少一个柱形物可以穿过第二封装体260来连接该第一元件151’及该第一元件251’。

每个元件251可以为多层结构或者单层结构。例如，每个元件251可以包括：第一层2511及第二层2512。第一层2511及第二层2512可以为镍，金，铜或者他们的组合。在实施例中，第一层2511包括：表面处理层及/或晶种层。

每个元件251(走线或接垫)具有第二侧面251s及第三上表面251u，该第三上表面251u从第二封装体260的第四上表面260u露出，并且第二封装体260封装该第二侧面251s。

第二封装体260封装第二导电层250及第二柱层240。第二封装体260可以由相同材料制成。例如，第二封装体260可以由层压板(lamination)制成。

第二封装体260具有厚度t4。相比于插入层，第二封装体260的厚度t4非常地小。一般地，插入层具有大于100μm的厚度。在本实施例中，半导体封装200可以省略插入层，因此可以降低半导体封装200的厚度t2。

另外，第二导电层250的第三上表面251u及第二封装体260的第四上表面260u彼此对齐。例如，第三上表面251u及第四上表面260u共平面。

图3为根据本发明实施例的半导体设备10的结构示意图。该半导体设备10包括：上述的半导体封装100及至少一个第二电子元件11。

该半导体封装100包括：基底110，至少一个第一电子元件120，至少一个导电接头130，第一柱层140，第一导电层150及第一封装体160。第二电子元件11以“正面向下”的方向设置在半导体封装100的第一导电层150上，并且经由多个导电接头112来电性连接至第一导电层150。导电接头112可以为焊球，导电柱，等等。在另一实施例中，第二电子元件11以“正面向上”的方向设置在半导体封装100的第一导电层150上，并且经由多个导电接线(未示出)来电性连接至第一导电层150。

第二电子元件11例如可以为存储器，除了存储器以外的半导体元件，另一半导体封装，有源元件，无源元件，等等。在另一实施例中，第二电子元件11可以为含有多个晶粒的半导体封装，诸如彼此堆叠的多个DRAM(Dynamic Random Access Memory，动态随机存取内存)晶粒。

在本实施例中，由于降低了半导体封装100的厚度t2，因此半导体设备10的厚度t5可以等于或小于1.2mm(毫米)。

图4为根据本发明另一实施例的半导体设备20的结构示意图。该半导体设备20包括：上述的半导体封装200及至少一个第二电子元件11。

该半导体封装200包括：基底110，至少一个第一电子元件120，至少一个导电接头130，第一柱层140，第一导电层150，第一封装体160，第二柱层240，第二导电层250及第二封装体260。第二电子元件11以“正面向下”或“正面向上”的方向设置在半导体封装200的第二导电层250上。

在本实施例中，由于降低了半导体封装200的厚度t2，因此半导体设备20的厚度t5可以等于或小于1.2mm。

图5A至5H示意了图1的半导体封装100的制造过程。

参考图5A，提供了载体170。该载体170可以由包含铜、铁或钢的金属板制成。

参考图5A，例如使用光刻(photolithography)、化学镀(electroless plating)，电镀，印刷，溅射(sputtering)，真空沉积(vacuum deposition)等在载体170上形成第一导电层150。

第一导电层150包括：多个元件151，诸如接垫、走线或者他们的组合。在本实施例中，元件151可以包括：多个第一元件151’及多个第二元件151”，其中第一元件151’为第一走线，第二元件151”为第一接垫。可选地，所有元件151均可以为第一接垫或者第一走线。尽管没有示出，但是至少一个第一元件151’可以连接至少一个第二元件151”。

参考图5B，例如使用光刻、化学镀，电镀，印刷，溅射，真空沉积等在第一导电层150上形成第一柱层140。第一柱层140包括：多个柱形物141，设置在第一导电层150中的第二元件151”上。

参考图5C，翻转载体170，诸如将第一柱层140朝向下。

参考图5D，例如使用SMT(Surface Mount Technology，表面贴装技术)来将第一电子元件120设置在基底110上。

参考图5E，例如使用SMT来将第一柱层140连接至基底110。该第一导电层150可以通过第一柱层140和基底110来电性连接第一电子元件120。

参考图5F，形成封装第一导电层150及第一柱层140的第一封装体160。第一封装体160可以由各式的封装技术形成，诸如压缩成型(compression molding)，注射成型(injection molding)，传递模塑(transfer molding)或者点胶技术(dispensing technology)。

参考图5G，例如使用蚀刻，剥离等方式来移除载体170。在移除了载体170之后，露出第一导电层150的第一上表面151u及第一封装体160的第二上表面160u，其中第一上表面151u及第二上表面160u彼此对齐。例如，第一上表面151u及第二上表面160u共平面。

参考图5H，例如使用球安装技术来在基底110的下表面110b上形成导电接头130，从而形成图1的半导体封装100。

在另一实施例中，将第二电子元件11设置在图5H的第一导电层150上以形成图3的半导体设备10。

需要说明的是，本领域技术人员可以灵活安排图5A至5H所涉及的操作的顺序，这些本发明均不限制。

图6A～6K示意了图2所示的半导体封装200的制造过程。

参考图6A，提供了载体170。该载体170可以由包含铜、铁或钢的金属板制成。

参考图6A，例如使用光刻、化学镀，电镀，印刷，溅射，真空沉积等在载体170上形成第二导电层250。

第二导电层250包括：多个元件251，诸如接垫、走线或者他们的组合。在本实施例中，元件251可以包括：多个第一元件251’及多个第二元件251”。其中，例如第一元件251’和第二元件251”均可以为第二接垫。尽管没有示出，但是至少一个第一元件251’可以连接至少一个第二元件251”。

参考图6B，例如使用层压(laminating)技术来在载体170上形成封装第二导电层250的第二封装体260。在本实施例中，第二封装体260例如为层压板。

参考图6C，例如使用显影，化学蚀刻，激光钻孔，机械钻孔等方式在第二封装体260上形成多个开口260a，以露出第二导电层250的第二元件251”。

参考图6D，通过第二封装体260的开口260a来形成连接第二元件251”的第二柱层240。

参考图6D，在第二柱层240及第二封装体260上形成第一导电层150。在本实施例中，第一导电层150通过第二柱层240及第二封装体260间接地形成在载体170上。

在本实施例中，第一导电层150包括：多个元件151，诸如接垫，走线或者他们的组合。在本实施例中，元件151可以包括：多个第一元件151’及多个第二元件151”。其中第一元件151’为第一走线，以及第二元件151”为第一接垫。

另外，第二柱层240及第一导电层240可以在同一个工艺流程或者两个独立的工艺流程中形成，诸如无电镀，电镀，印刷，溅射，真空沉积，等等。

参考图6E，例如使用化学镀，电镀，印刷，溅射，真空沉积等方式来在第一导电层150上形成第一柱层140。第一柱层140包括：多个柱形物141，设置在第一导电层150中的第二元件151”上。

参考图6F，翻转载体170，诸如将第一柱层140朝向下。

参考图6G，例如使用SMT来将第一电子元件120设置在基底110上。

参考图6H，第二柱层240，第二导电层250及第二封装体260可以形成封装基底。该封装基底例如通过使用SMT来安装并通过第一柱层140及第一导电层150连接基底110。

参考图6I，形成封装第一电子元件120，第一导电层150及第一柱层140的第一封装体160。第一封装体160可以由各种各样的封装技术形成，诸如压缩成型，注射成型，传递模塑或者点胶技术。

参考图6J，例如使用蚀刻，剥离等方式移除载体170。在移除了载体170之后，露出第二导电层250的第三上表面251u及第二封装体260的第四上表面260u，其中第三上表面251u及第四上表面260u彼此对齐。例如，第三上表面251u及第四上表面260u共平面。

参考图6K，例如使用球安装技术来在基底110的底面(即下表面)110b上形成第二导电接头130，以形成图2的半导体封装200。

在另一实施例中，可以将第二电子元件11设置在图6K的第二导电层250上以形成图4的半导体设备20。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。