鳍式场效晶体管结构及其制造方法与流程
本发明实施例涉及鳍式场效晶体管结构及其制造方法。
背景技术：
当通过各种技术节点使诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件规模缩小时，器件堆积密度和器件性能受到器件布局和隔离的挑战。为了避免相邻器件(单元)之间的泄露，标准单元布局采用形成在氧化硅限定(OD)区(诸如标准单元的有源区)的边缘的伪多晶硅(poly)片段，即，OD上多晶硅(PODE)。
随着半导体IC工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维(3D)器件的发展。FinFET的优势包括减少短沟道效应以及更高的电流。然而，传统的FinFET器件和制造FinFET器件的方法还没有在采用PODE隔离两个相邻器件(单元)方面完全令人满意。
技术实现要素：
根据本发明的一个实施例，提供了一种半导体器件，包括：半导体衬底；位于所述半导体衬底上的停止层；位于所述停止层上的半导体鳍；以及位于所述半导体鳍上的彼此邻近的两个单元，所述半导体鳍在所述两个单元共用的共同边界处具有鳍隔离结构，所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述停止层的气隙，其中，所述气隙将所述半导体鳍分为所述半导体鳍的两部分，所述鳍隔离结构包括覆盖所述气隙的顶部的介电覆盖层。
根据本发明的另一实施例，还提供了一个半导体器件，包括：半导体 衬底：位于所述半导体衬底上的停止层；以及位于所述停止层上的半导体鳍，所述半导体鳍的两个相对端的每个端均具有鳍隔离结构，所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述停止层的气隙，其中，所述气隙将所述半导体鳍分为所述半导体鳍的两部分，所述鳍隔离结构包括覆盖所述气隙的顶部的介电覆盖层。
在上述半导体器件中，所述半导体鳍的所述两部分以基本上在从5nm至50nm的范围内的距离隔开。
在上述半导体器件中，所述停止层具有基本上在从1nm至50nm的范围内的厚度。
在上述半导体器件中，所述气隙具有位于所述停止层上的第一气隙以及位于所述第一气隙之上的第二气隙，以及所述第一气隙的底部的宽度大于所述第二气隙的底部的宽度。
在上述半导体器件中，所述气隙从所述半导体鳍的顶部穿过所述停止层延伸至所述半导体衬底的部分。
在上述半导体器件中，所述气隙具有被圆弧面环绕的平坦的底面，以及所述气隙的所述平坦的底面的宽度小于所述介电覆盖层的顶部的宽度。
根据本发明的又一实施例，还提供了一种用于形成半导体器件的方法，所述方法包括：在半导体衬底上形成停止层；在所述停止层上形成半导体鳍；在所述半导体鳍上形成彼此邻近的两个单元；在所述半导体鳍的位于所述两个单元共用的共同边界处的顶部上形成栅极导体；形成外围地环绕所述栅极导体的栅极间隔件；蚀刻所述栅极导体和所述半导体鳍以形成从所述半导体鳍的顶部延伸至所述停止层的气隙，从而将所述半导体鳍分为所述半导体鳍的两部分；以及在所述气隙内沉积介电覆盖层以覆盖所述气隙的顶部。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。
图1A是根据本发明的一些实施例的示出半导体器件的示意性三维图。
图1B是图1A中示出的半导体器件的示意性顶视图。
图1C至图1F是沿着图1A中的线A1-A1’观察到的示出了用于半导体器件的各种类型的鳍隔离结构示意性截面图。
图2A和图2B是根据本发明的一些实施例的示出了用于制造半导体器件的方法的中间阶段的示意性三维图。
图2C到图2G是图2B沿着线B1-B1’观察到的示出了根据本发明的一些实施例的用于制造半导体器件的方法的中间阶段的示意性截面图。
图2F’和图2G’是沿着图2B中的线B1-B1’观察到的示出了根据本发明的特定实施例的用于制造半导体器件的方法的中间阶段的示意性截面图。
图3是根据本本发明的一些实施例的示出了制造半导体器件的方法的流程图。
具体实施方式
下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。
此处所使用的术语只用于描述具体的实施例，不用于限制附加权利要求。例如，除非另有限制，单一形式的术语“一”或“这”也可以表示复数形式。而且，本发明在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“底部”、“顶部”等空间关系术语以描述如图所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
本发明的一些实施例涉及鳍式场效应晶体管(FinFET)器件，在鳍式场效应晶体管(FinFET)器件之间设置鳍隔离结构作为PODE以用于防止相邻器件(单元)之间的泄露。PODE有助于达到更好的器件性能和更好的多晶硅轮廓控制。鳍隔离结构具有位于半导体鳍中的气隙以隔离两个相邻的单元以及具有覆盖气隙的顶部的介电覆盖层以用于随后的诸如金属着陆(metal landing)的工艺。气隙具有非常低的介电常数，并且是极好的电绝缘体。由于气隙形成于半导体鳍之内，不需要额外的区域来形成鳍隔离结构，因此可以缩小器件的尺寸。
参照图1A和图1B，图1A是根据本发明的一些实施例的半导体器件100的示意性三维图，以及图1B是图1A中示出的半导体器件100的示意性顶视图。半导体器件100包括半导体衬底110，位于半导体衬底110上的停止层112，位于停止层112上的半导体鳍120，横跨半导体鳍120的栅极结构130a和130b以及横跨半导体鳍120的伪栅极结构140a、140b和140c。将半导体衬底110限定为作为包括半导体材料的任意结构，包括但不限于块状硅、半导体晶圆或硅锗衬底。也可以使用包含III族、IV族和Ⅴ族元素的其他半导体材料。停止层112包括但不限于SiGeOx、SiGe、SiOx、SiP或SiPOx，其中x大于0。停止层112具有从约1nm至约50nm的范围内的厚度。半导鳍120从半导体衬底110突出。为了形成半导体鳍120，可以在半导体衬底110上形成半导体层，并蚀刻半导体层以暴露停止层112。由于蚀刻在停止层112顶部停止，半导体鳍120的厚度大致等于半导体层的厚度，因此，可以很好的控制半导体层的厚度。因此，鉴于电路设计的要求，可以很好地控制半导体鳍120的高度以及因此很好地控制FinFET(半导体衬底100)的沟道宽度，从而获得良好的器件性能。
此处提及的栅极结构130a和栅极结构130b可以被称为功能或操作栅极。如图1B所示，将单元A和邻近单元A的单元B设置在半导体鳍120上。在加工过程中，将伪栅极结构140a和伪栅极结构140b用于覆盖和保护单元A的半导体鳍120的端，伪栅极结构140b和伪栅极结构140c用于 覆盖和保护单元B的半导体鳍120的端，从而在加工过程中提供额外的可靠性。也就是说，伪栅极结构140a，伪栅极结构140b和伪栅极结构140c没有作为用于FinFET器件的栅极而电连接，并且在电路中不具有功能。伪栅极结构140a，伪栅极结构140b和伪栅极结构140c的每个具有鳍隔离结构150。单元A和单元B被伪栅极结构140b的鳍隔离结构150隔开，栅极结构140b充当PODE以防止单元A和单元B之间的泄露。在一些实施例中，另一个单元可以通过伪栅极结构140a连接到单元A，以及另一个单元可以通过伪栅极结构140c连接到单元B。
需要指出的是，本发明的实施例也适用于仅仅单元A或者单元B，也就是说，适用于仅具有单元A或者仅具有单元B的半导体鳍，在半导体鳍的相对的两端分别具有鳍隔离结构。
因为伪栅极结构140a、伪栅极结构140b和伪栅极结构140c具有相同的结构，这里将伪栅极结构140b作为实例以解释鳍隔离结构150的细节。如图1B所示，半导体鳍120在伪栅极结构140b处具有位于两个单元A和B共用的共同边界处的鳍隔离结构150。参照图1C，图1C是图1A沿着线A1-A1’观察到的示出了半导体器件100的一种类型的鳍隔离结构150的示意性截面图。如图1C所示，鳍隔离结构150具有气隙152，气隙152将半导体鳍120分成半导体鳍120的两部分120a和120b。气隙152从半导体鳍120的两部分120a和120b的顶部延伸至停止层112。气隙152具有非常低的介电常数并且是极好的电绝缘体。因此，利用很小宽度的气隙152可以避免单元A和单元B之间的泄露。在一些实施例中，将半导体鳍120的两部分120a和120b以从约5nm到从约50nm的距离D1(气隙152的宽度)隔开，本发明要求的范围不限制于这个方面。由于气隙152形成于半导体鳍120之内，不需要额外的区域以形成鳍隔离结构150，因此可以缩小器件的尺寸。
鳍隔离结构150包括位于部分120a上的伪栅极介电层142a、位于部分120b上的伪栅极介电层142b、位于伪栅极介电层142a上的伪栅极间隔件144a、位于伪栅极介电层142b上的伪栅极间隔件144b以及夹在伪栅极间隔件144a和伪栅极间隔件144b之间的介电覆盖层154。可以将介电覆盖层154用作随后的诸如金属着陆的工艺的支撑。在随后的工艺中，只要介电覆盖层154强度足以支撑应用的元件，仅仅需要相对很小的介电覆盖层154的厚度T1。从而，可以将半导体鳍120的两部分120a和120b之间的区域的介电常数尽可能的控制的比较小，这是因为气隙152占据了两部分120a和120b之间的大部分的区域。在一些实施例中，介电覆盖层154具有从伪栅极间隔件144a和伪栅极间隔件144b的顶面向半导体衬底110延伸的厚度T1，其中，T1小于每个伪栅极间隔件144a和伪栅极间隔件144b的高度P1。介电覆盖层154可包括氮化硅(SiN)、氮氧化物、碳化硅(SiC)、氮氧化硅(SiON)、氧化物等等。此外，介电覆盖层154的顶面可以是平坦的并且与伪栅极间隔件144a和伪栅极间隔件144b的顶面共面，从而有利于随后的工艺。
在一些实施例中，每个伪栅极间隔件144a和伪栅极间隔件144b包括诸如氮化硅、碳化硅、氮氧化硅、其他合适的材料和/或它们的组合的介电材料，但是本发明的实施例并不限于此。在一些实施例中，每个伪栅极介电层142a和伪栅极介电层142b可以由诸如氧化硅、氮化硅、低k电介质(诸如掺杂碳的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚酰亚胺)等或它们的组合的一种或多种合适的介电材料制成。在其他的实施例中，伪栅极电介质142包括具有高(例如，大于3.9)介电常数(k值)的介电材料。该材料可以包括氮化硅，氮氧化物，诸如HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx的金属氧化物等或它们的组合和它们的多层。
半导体器件100还进一步包括位于半导体衬底110上的外延层122a和外延层122b。外延层122a位于半导体鳍120的两部分120a和120b的一侧，并且是单元A的源极/漏极部分。外延层122b位于半导体鳍120的两部分120a和120b的另一侧，并且是单元B的源极/漏极部分。可以通过实施注入工艺来注入适当的掺杂剂以补充半导体鳍120中的掺杂剂来对外延层122a和外延层122b掺杂。在一些实施例中，可以通过在半导体鳍120中形成凹槽(未示出)以及在凹槽中外延生长材料以形成外延层122a和外延层122b。可以通过或者上述的注入方法或者在材料生长过程中原位掺杂来对 外延层122a和外延层122b掺杂。半导体器件100可以进一步包括分别位于外延层122a和外延层122b上的介电层146a和介电层146b，其中，介电层146a和介电层146b夹住伪栅极间隔件144a和伪栅极间隔件144b以及介电覆盖层154。介电层146a和介电层146b可包括氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)、氧化物等等。
在下文中，本发明的一些实施例进一步提供了几种类型的鳍隔离结构150。参照图1D，图1D是图1A沿着线A1-A1’观察到的示意性截面图，示出了半导体器件100的另一种类型的鳍隔离结构150。如图1D所示，鳍隔离结构150具有位于停止层112上的第一气隙152a以及位于第一气隙152a上方的第二气隙152b。第一气隙152a具有梯形截面，以及第二气隙152b具有矩形截面。也就是说，第一气隙152a的底部的宽度D2比第二气隙152b底部的宽度D1大。第二气隙152b和介电覆盖层154的高度H2与第一气隙152a、第二气隙152b和介电覆盖层154的总高度H1的比在从约0.05到约1之间。第一气隙152a和第二气隙152b将半导体鳍120分成半导体鳍120的两部分120a和120b。第一气隙152a、第二气隙152b以及介电覆盖层154具有低的介电常数并且是极好的电绝缘体。因此，利用很小宽度的第一气隙152a、第二气隙152b以及介电覆盖层154可以避免单元A和单元B之间的泄露。在一些实施例中，将半导体鳍120的两部分120a和120b以从约5nm到从约50nm的距离D1(介电覆盖层154的宽度)隔开，本发明要求的范围不限制于这个方面。由于第一气隙152a、第二气隙152b以及介电覆盖层154形成于半导体鳍120之内，因此不需要额外的区域以形成鳍隔离结构150，以及进而可以缩小器件的尺寸。
参照图1E，图1E是图1A沿着线A1-A1’观察到的示意性截面图，示出了用于半导体器件100的另一种类型的鳍隔离结构150。如图1E所示，鳍隔离结构150具有气隙152c，气隙152c穿过停止层112延伸至半导体衬底110的部分内一深度L1。深度L1与气隙152c和介电覆盖层154的高度H3的比率在从约0.05至约1的范围内。气隙152c将半导体鳍120分成半导体鳍120的两部分120a和120b。气隙152c和介电覆盖层154具有低的介电常数并且是极好的电绝缘体，因此，利用很小宽度的气隙152c和介电 覆盖层154可以避免单元A和单元B之间的泄露。在一些实施例中，将半导体鳍120的两部分120a和120b以从约5nm到从约50nm的距离D1(介电覆盖层154的宽度)隔开，本发明要求的范围不限制于这个方面。由于气隙152c和介电覆盖层154形成于半导体鳍120之内，不需要额外的区域来形成鳍隔离结构150，因此可以缩小器件的尺寸。
参照图1F，图1F是图1A沿着线A1-A1’观察到的示意性截面图，示出了半导体器件100的另一种类型的鳍隔离结构150。如图1F所示，鳍隔离结构150具有气隙152d，气隙152d穿过停止层112延伸至半导体衬底110的部分内一深度L2。气隙152d具有被圆弧面环绕的平坦的底面，其中，气隙152d的平坦的底面的宽度D3小于介电覆盖层154的宽度D1。深度L2与气隙152d和介电覆盖层154的高度H4的比率在从约0.01至约1的范围内。气隙152d将半导体鳍120分成半导体鳍120的两部分120a和120b。气隙152d和介电覆盖层154具有低的介电常数并且是极好的电绝缘体。因此，利用很小宽度的气隙152d和介电覆盖层154可以避免单元A和单元B之间的泄露。在一些实施例中，将半导体鳍120的两部分120a和120b以从约5nm到从约50nm的距离D1(介电覆盖层154的宽度)隔开，本发明要求的范围不限制于这个方面。由于气隙152d和介电覆盖层154形成于半导体鳍120之内，因此不需要额外的区域以形成鳍隔离结构150，从而可以缩小器件的尺寸。
参照图2A到图2G，图2A和图2B是根据本发明的一些实施例的示出了用于制造半导体器件200的方法的中间阶段的示意性三维图。图2C到图2G是图2B沿着线B1-B1’观察到的示出了根据本发明的一些实施例用于制造半导体器件200的方法的中间阶段示意性截面图。
如图2A所示，提供了半导体衬底210，通过诸如注入或原子层沉积(ALD)在衬底210上形成停止层212。然后，在停止层212上外延生长Si层(未示出)，采用光刻工艺图案化和蚀刻硅层以形成半导体鳍220。将半导体衬底210限定为包括半导体材料的任意结构，包括但不限于，块状硅、半导体晶圆或硅锗衬底。也可以使用包含III族、IV族和Ⅴ族元素的其他半导体材料。可以用但不限于SiGeOx、SiGe、SiOx、SiP或SiPOx形成停止层212，其中x大于0。停止层212具有从约1nm至约50nm的范围内的厚度。在一些实施例中，在Si层上方沉积光刻胶材料的层(未示出)，以及根据想期望的图案辐照(曝光)和显影光刻胶材料的层以去除光刻胶材料的部分。剩余的光刻胶材料保护下面的材料免于诸如蚀刻的后续的工艺操作的损坏。应当注意的是，诸如氧化物掩模或氮化硅掩模的其他掩模也可以用在蚀刻工艺中。在外延生长工艺期间可以利用掩模控制半导体鳍220的形状。
如图2B所示，形成栅极结构230a、230b、230c、230d和230e以横越半导体鳍220，其中、栅极结构230b和栅极结构230d是功能或操作栅极结构，以及随后栅极结构230a、230c和230e被加工以变成伪栅极结构。将单元A和邻近单元A的单元B限定在半导体鳍220上。在加工过程中、伪栅极结构(栅极结构230a和栅极结构230c)用于覆盖和保护单元A的半导体鳍220的端，伪栅极结构(栅极结构230c和栅极结构230e)用于覆盖和保护单元B的半导体鳍220的端，从而在加工过程中提供额外的可靠性。也就是说、随后对(伪)栅极结构230a、230c和230e处理使其不具有电路功能。这时，栅极结构230a、230b、230c、230d和230e具有相同的结构、因此、这里将栅极结构230c作为一个实例以展示它们的细节。
如图2C所示，在半导体鳍220上形成栅极电介质242。例如，防止电子损耗的栅极电介质242可包括诸如金属氧化物、金属氮化物、金属硅盐酸、过渡金属氧化物、过渡金属氮化物、过渡金属硅盐酸、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆或它们的组合的高k介电材料。一些实施例可以包括氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锶钛(SrTiO3,STO)、氧化钡钛(BaTiO3,BTO)、氧化钡锆(BaZrO)、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化硅(SiON)和它们的组合。栅极电介质242可具有多层结构、例如一个氧化硅层(即、界面层)和另外一个高k材料层。栅极电介质242可使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、热氧化、臭氧氧化、其他合适的工艺或它们的组合形成。
如图2C所示，在栅极电介质242上形成栅极导体248和栅极间隔件244，其中，栅极间隔件244外围地环绕栅极导体248。栅极导体248可以由导电材料形成以及可以选自包括多晶硅(多晶Si)、多晶硅锗(多晶-SiGe)、金属氮化物、金属硅化物、金属氧化物、金属及这些的组合等组成的组来。金属氮化物的实例包括氮化钨、氮化钼、氮化钛和氮化钽或它们的组合。金属硅化物的实例包括硅化钨、硅化钛、硅化钴、硅化镍、硅化铂、硅化铒以及它们的组合。金属氧化物的实例包括氧化钌、氧化铟锡或它们的组合。金属的实例包括钨、钛、铝、铜、钼、镍、铂等。栅极导体248可以通过化学汽相沉积(CVD)、溅射沉积或者本领域已知和使用的用于沉积导电材料的其他技术来沉积。
如图2C所示，在停止层212上形成外延层222a和外延层222b。外延层222a形成于半导体鳍220的一侧并且是单元A的源极/漏极部分。外延层222b形成于半导体鳍220的另一侧并且是邻近单元B的另一单元的源极/漏极部分。可以通过实施注入工艺注入适当的掺杂剂以在半导体鳍220中补充掺杂剂来掺杂外延层222a和122b。在一些实施例中，可以通过在半导体鳍120中形成凹槽(未示出)以及在凹槽中外延生长材料以形成外延层222a和外延层222b。可以通过如上述讨论的注入方法或者随着材料生长原位掺杂来掺杂外延层222a和外延层222b。可以在外延层222a和外延层222b上分别形成介电层246a和介电层246b，其中介电层246a和介电层246b夹住栅极间隔件244。介电层246a和介电层246b可以包括氮化硅(SiN)、氮氧化物、碳化硅(SiC)、氮氧化硅(SiON)、氧化物等以及可以通过用于形成层的诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射以及本领域中已知的其他工艺来形成。
然后，当栅极结构230b和栅极结构230d用作单元A和单元B的功能或操作栅极时，在随后的工艺中将栅极结构230a、栅极结构230c和栅极结构230e进一步加工以形成伪栅极结构，每个伪栅极结构均用于分离单元A和单元B的鳍隔离结构。
如图2D所示，在栅极导体248、栅极间隔件244和介电层246a和介电层246b上方形成并图案化光刻胶250。在一些实施例中、通过沉积、曝光和显影光刻胶材料以形成光刻胶250。图案化光刻胶250以暴露栅极导体248。可以通过合适的湿蚀刻或干蚀刻工艺去除栅极导体248。例如、可以使用诸如氨水、稀释的HF和/或其他合适的蚀刻剂的蚀刻溶液。去除光刻胶250以获得如图2E所示的结构。
其后、如图2F所示，通过使用栅极间隔件244作为掩模，蚀刻栅极电介质242的暴露的部分和下面的半导体鳍220以形成气隙(开口)252。可以通过反应离子蚀刻(RIE)工艺和/或其他蚀刻工艺蚀刻栅极电介质242和半导体鳍220。用于形成气隙(开口)252的方法的许多其他实施例可能是合适的。气隙252将半导体鳍220分成半导体鳍220的两部分220a和220b、并且气隙252在停止层212上结束。其后，如图2G所示，在伪栅极间隔件244a和为栅极间隔件244b之间形成介电覆盖层254。介电覆盖层254覆盖气隙252的顶部，并且用作诸如金属着陆(metal landing)的随后的工艺的支撑。在随后的工艺中，只要介电覆盖层254强度足以支撑应用的元件，则介电覆盖层254仅仅需要很小的厚度。从而、可以将半导体鳍220的两部分220a和220b之间的区域的介电常数尽可能的控制的比较小，这是因为气隙252占据了部分220a和部分220b之间大部分的区域。介电层覆盖254可以包括氮化硅(SiN)、氮氧化物、碳化硅(SiC)、氮氧化硅(SiON)、氧化物等以及可以通过用于形成层的诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射以及本领域中已知的其他工艺来形成。
参照图2F’到图2G’，图2F’到图2G’是图2B沿着线B1-B1’观察到的示出了根据本发明的特定实施例用于制造半导体器件的方法的中间阶段的示意性截面图。在特定实施例中，也蚀刻半导体鳍220下面的停止层212，气隙252从半导体鳍的两部分220a和220b的顶部穿过停止层212延伸至半导体衬底210。延伸至半导体衬底210内的深度越大越能获得在单元A和单元B之间的漏电流效应方面的更高的性能。可以使用CxFy、NFx、N2、O2、Cl2、Ar、SFx、CxHyFz或HBr作为蚀刻剂来蚀刻停止层212，其中x和y大于0。
其后、如图2G’所示，介电覆盖层254填充气隙252并且用作随后的诸如金属着陆(metal landing)的工艺的支撑。由于介电覆盖层254和气隙252具有低的介电常数并且是极好的电绝缘体，因此、利用很小宽度的介电覆盖层154和气隙152d可以避免单元A和单元B之间的泄露。在一些实施例中，将半导体鳍220的两部分220a和220b以从约5nm到从约50nm的距离隔开。本发明要求的范围不限制于这个方面。由于介电覆盖层254和气隙252形成于半导体鳍220之内，因此不需要额外的区域以形成鳍隔离结构，从而可以缩小器件的尺寸。
需要指出的是，形成的气隙252可以具有不同的截面轮廓。在一些实施例中，如图1D所示，气隙252可以包括停止层212上的第一气隙和第一气隙之上的第二气隙，其中，第一气隙具有梯形横截面且第二气隙具有矩形横截面。在特定的实施例中，如图1F所示，气隙252可以具有被圆弧面环绕的平坦的底面。
参照图3和图2A到图2F,图3是根据本本发明的一些实施例的示出了制造半导体器件200的方法的流程图。方法从操作306开始、在该操作中、如图2A所示，在半导体鳍220上形成停止层212。然后，在操作310中，如图2A所示，在停止层212上形成半导体鳍220。在操作320中，如图2B所示，在半导体鳍220上形成彼此邻近的单元A和单元B。横跨半导体鳍220形成栅极结构230a、栅极结构230b、栅极结构230c、栅极结构230d和栅极结构230e。栅极结构230b是单元A的功能或操作栅极，以及在操作350和操作360中，栅极结构230a和栅极结构230c将被加工以形成伪栅极结构，伪栅极结构用作PODE以用于在工艺过程中保护单元A的半导体鳍220的端。栅极结构230d是单元B的功能或操作栅极，以及在操作350和操作360中栅极结构230c和栅极结构230e将被加工以形成伪栅极结构，伪栅极结构用作PODE以用于在工艺过程中保护单元B的半导体鳍220的端。栅极结构230c用作PODE以防止单元A和单元B之间的泄露。
在操作330中，如图2C所示，在半导体鳍220的位于两个单元A和B共用的共同边界处的顶部上形成栅极结构230c的栅极导体248。在操作340中，如图2C所示，在半导体鳍220上形成栅极间隔件244，栅极间隔件244 外围地环绕栅极导体248。在操作350中，如图2D到图2F所示，蚀刻栅极导体248和半导体鳍220以形成气隙252，从而将半导体鳍220分成半导体鳍的两部分220a和220b。在一些实施例中，如图2D和图2E’到图2F’所示，蚀刻栅极导体248、半导体鳍220、停止层212和一部分半导体衬底210以形成气隙252。在操作360中，如图2G到图2G’所示，将介电覆盖层254沉积到气隙252内以覆盖气隙252的顶部。介电层覆盖254可以包括氮化硅(SiN)、氮氧化物、碳化硅(SiC)、氮氧化硅(SiON)、氧化物等以及可以通过用于形成层的诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射以及本领域中已知的其他工艺来形成介电层覆盖254。将介电覆盖层254用作随后的诸如金属着陆(metal landing)的工艺的支撑。将具有介电覆盖层254的气隙252用于防止单元A和单元B之间的泄露。在操作370中，如图2G所示，外延层222a和外延层222b形成在半导体鳍220的两部分220a和220b的每个的一侧处。外延层222a是单元A的源极/漏极部分，以及外延层222b是邻近单元B的另外一个单元的源极/漏极部分。
根据本发明的实施例、本发明公开了一种半导体器件，包括半导体衬底、半导体衬底上的停止层、停止层上的半导体鳍以及半导体鳍上的互相邻近的两个单元、其中，半导体鳍在两个单元共用的共同边界处具有鳍隔离结构。鳍隔离结构具有从半导体鳍的顶部延伸至停止层的气隙，其中气隙将半导体鳍分为半导体鳍的两部分。鳍隔离结构包括覆盖气隙的顶部的介电覆盖层。
根据本发明的另外一个实施例、本发明公开了一种半导体器件，包括半导体衬底、半导体衬底上的停止层以及停止层上的半导体鳍，其中半导体鳍的两相对端的每个均具有鳍隔离结构。鳍隔离结构具有从半导体鳍的顶部延伸至停止层的气隙，其中气隙将半导体鳍分为半导体鳍的两部分。鳍隔离结构包括覆盖气隙的顶部的介电覆盖层。
根据又另一个实施例、本发明公开了一种用于形成半导体器件的方法。在本方法中，在半导体衬底上形成停止层以及在停止层上形成半导体鳍。在半导体鳍上形成互相邻近的两个单元。在半导体鳍的位于两个单元A和B共用的共同共同边界处的顶部上形成栅极导体。形成栅极间隔件以外围 地环绕栅极导体。蚀刻栅极导体和半导体鳍以形成从半导体鳍的顶部延伸至停止层的气隙，从而将半导体鳍分为半导体鳍的两部分。将介电覆盖层沉积到气隙内以覆盖气隙的顶部。
根据本发明的一个实施例，提供了一种半导体器件，包括：半导体衬底；位于所述半导体衬底上的停止层；位于所述停止层上的半导体鳍；以及位于所述半导体鳍上的彼此邻近的两个单元，所述半导体鳍在所述两个单元共用的共同边界处具有鳍隔离结构，所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述停止层的气隙，其中，所述气隙将所述半导体鳍分为所述半导体鳍的两部分，所述鳍隔离结构包括覆盖所述气隙的顶部的介电覆盖层。
在上述半导体器件中，所述半导体鳍的所述两部分以基本上在从5nm至50nm的范围内的距离隔开。
在上述半导体器件中，所述介电覆盖层包括氧化硅或氮化硅。
在上述半导体器件中，所述停止层包括SiGeOx、SiGe、SiOx、SiP或SiPOx，其中，x大于0。
在上述半导体器件中，所述停止层具有基本上在从1nm至50nm的的范围内的厚度。
在上述半导体器件中，所述气隙具有位于所述停止层上的第一气隙以及位于所述第一气隙之上的第二气隙，以及所述第一气隙的底部的宽度大于所述第二气隙的底部的宽度。
在上述半导体器件中，所述气隙从所述半导体鳍的顶部穿过所述停止层延伸至所述半导体衬底的部分。
在上述导体器件中，所述气隙具有被圆弧面环绕的平坦的底面，以及所述气隙的所述平坦的底面的宽度小于所述介电覆盖层的顶部的宽度。
在上述导体器件中，所述鳍隔离结构进一步包括：两个伪栅极间隔件，分别位于所述半导体鳍的所述两部分上且夹住所述介电覆盖层。
在上述导体器件中，所述气隙在所述伪栅极间隔件的部分之间延伸。
根据本发明的另一实施例，还提供了一个半导体器件，包括：半导体衬底：位于所述半导体衬底上的停止层；以及位于所述停止层上的半导体 鳍，所述半导体鳍的两个相对端的每个端均具有鳍隔离结构，所述鳍隔离结构具有从所述半导体鳍的顶部延伸至所述停止层的气隙，其中，所述气隙将所述半导体鳍分为所述半导体鳍的两部分，所述鳍隔离结构包括覆盖所述气隙的顶部的介电覆盖层。
在上述半导体器件中，所述半导体鳍的所述两部分以基本上在从5nm至50nm的范围内的距离隔开。
在上述半导体器件中，所述停止层具有基本上在从1nm至50nm的范围内的厚度。
在上述半导体器件中，所述气隙具有位于所述停止层上的第一气隙以及位于所述第一气隙之上的第二气隙，以及所述第一气隙的底部的宽度大于所述第二气隙的底部的宽度。
在上述半导体器件中，所述气隙从所述半导体鳍的顶部穿过所述停止层延伸至所述半导体衬底的部分。
在上述半导体器件中，所述气隙具有被圆弧面环绕的平坦的底面，以及所述气隙的所述平坦的底面的宽度小于所述介电覆盖层的顶部的宽度。
根据本发明的又一实施例，还提供了一种用于形成半导体器件的方法，所述方法包括：在半导体衬底上形成停止层；在所述停止层上形成半导体鳍；在所述半导体鳍上形成彼此邻近的两个单元；在所述半导体鳍的位于所述两个单元共用的共同边界处的顶部上形成栅极导体；形成外围地环绕所述栅极导体的栅极间隔件；蚀刻所述栅极导体和所述半导体鳍以形成从所述半导体鳍的顶部延伸至所述停止层的气隙，从而将所述半导体鳍分为所述半导体鳍的两部分；以及在所述气隙内沉积介电覆盖层以覆盖所述气隙的顶部。
在上述方法中，在蚀刻所述栅极导体和所述半导体鳍的操作进一步蚀刻所述停止层和部分所述半导体衬底。
在上述方法中，所述蚀刻的操作使用CxFy、NFx、N2、O2、Cl2、Ar、SFx、CxHyFz或HBr作为蚀刻剂来蚀刻所述停止层，其中，x和y大于0。
在上述方法中，通过注入或原子层沉积来实施形成所述停止层的操作。
上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解 本公开的各个方面。本领域技术人员应该理解、可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到、这些等效结构并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下、可以进行多种变化、替换以及改变。
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