半导体结构及其制作方法与流程

本发明涉及一种半导体结构及其制作方法，特别是涉及一种半导体结构的隔离结构及其制作方法。

背景技术：

先进半导体技术中，鳍状场效晶体管(finfieldeffecttransistor，finfet)已取代平面式(planar)场效晶体管，成为主流发展趋势。一般而言，制作鳍状场效晶体管的第一步，是利用例如显影暨蚀刻制作工艺(photolithograph-etchingprocess,pep)等图案化制作工艺，根据布局图案，在半导体基底上形成沟槽以定义出鳍状结构(finstructure)。接着，再于沟槽中填入绝缘材料，完成各鳍状结构之间的绝缘。后续，形成跨越鳍状结构的栅极，被栅极覆盖的鳍状结构区域，即为元件的通道区。为了增加元件效能，会于栅极两侧的鳍状结构中形成应变硅(strainedsilicon)，作为元件的源/漏极区。随着元件尺寸的微缩，鳍状结构的尺寸和彼此的间隙(pitch)也越来小。为了得到更好的显影分辨率并减少蚀刻负载效应而导致的变形，多重图案化(multiplepatterning)技术，例如显影-蚀刻-显影-蚀刻(photolithography-etch-photolithography-etch,2p2e)、显影-显影-蚀刻(photolithography-photolithography-etch,2p1e)或间隙壁自对准双图案法(spacerself-aligneddouble-patterning,sadp)等，已被提出并且被广泛利用。例如，如图1所示，先利用第一次图案化，在基底1中定义出鳍状结构阵列10，其中包含多条往同一方向延伸并且紧密排列的鳍状结构，彼此之间由沟槽20隔离。然后进行第二次图案化，例如移除部分虚置鳍状结构10a和10b，形成较大尺寸的沟槽21。再利用第三次图案化，例如形成沟槽22、24、26，以将连续的鳍状结构区分成不连续的区段(或区块)。经过上述过程将鳍状结构阵列10区分成所需的区段(或区块)后，再将介电材料填入沟槽20、21、22、24、26中并进行平坦化，形成隔离结构。通过上述多重图案化方法形成的鳍状结构，具有较均匀的尺寸以及平整的剖面形状，因此较不易受光学邻近效应(opticalproximityeffect,ope)而产生变窄或退缩的端点，或者图案密度不同时仍可具有相近的剖面轮廓。

然而，为了实现较紧密的布局，沟槽的宽度可能越来越小。对于用来切断连续鳍状结构的沟槽24，越小的宽度使得相对的端点，例如10c和10d，更加靠近，导制后续成长于端点的外延容易桥接在一起，造成位于沟槽24两侧的元件发生短路。另外，同样为了实现较紧密的布局，源/漏极接触插塞(s/dcontact)的位置可能更靠近鳍状结构的端点，但端点的外延常存在晶面缺陷(facetdefect)，导致与源/漏极接触插塞之间的不良接触。

因此，本领域仍需要一种改良的的隔离结构，用于将连续的鳍状结构区分成数个区段，不仅具有较小的宽度以实现较紧密的布局，还可避免鳍状结构端点的外延桥接以及改善位于端点的接触插塞的良率。

技术实现要素：

本发明一方面提供一种半导体结构，包含一鳍状结构，位于一基底上，以及一隔离结构，位于该鳍状结构中。该隔离结构包含一沟槽，以及一第一介电层，位于该沟槽中。该第一介电层包含底部的一主体部、顶部的一凸出部，具有一顶面，以及连接该主体部以及该凸出部的肩部。该凸出部的宽度小于该主体部的宽度。一第二介电层，覆盖该沟槽的一顶角，并且被夹在该凸出部、该肩部以及该沟槽的一上侧壁之间。

根据本发明另一实施例，该第一介电层包含一接缝，位于中央并沿着该沟槽的深度方向延伸。

根据本发明又另一实施例，该凸出部的该顶面低于该鳍状结构10至

根据本发明再另一实施例，该半导体结构另包含一栅极结构，位于该鳍状结构上，完全覆盖该沟槽并填入该沟槽的一上部，该第二介电层被夹在该栅极结构、该凸出部、该肩部以及该上侧壁之间。

本发明另一方面提供一种半导体结构的制作方法，步骤包含提供一鳍状结构，位于一基底上。然后，在该鳍状结构中形成沟槽，并形成一第一介电层，填充于该沟槽中。该第一介电层包含位于底部的一主体部、顶部的一凸出部，以及连接该主体部以及该凸出部的肩部。接着，形成一第二介电层，覆盖该沟槽的一顶角，并且被夹在该凸出部、该肩部以及该沟槽的一上侧壁之间。

根据本发明另一实施例，该第一介电层是利用原子层沉积法(ald)形成。

根据本发明又另一实施例，该第一介电层是氮化硅。

附图说明

所附附图提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些附图与描述，用来说明一些实施例的原理。

图1为顶视图，说明利用多重图案化(multiplepatterning)技术，制作鳍状结构的区块或区段；

图2a-图2c至图11为根据本发明一实施例制作半导体结构的步骤示意图，其中:

图2a-图2c为该半导体结构，在形成鳍状结构及沟槽后的视意图，其中，图2a为顶视图，图2b为沿着图2a中a-a’切线的剖面示意图，图2c为沿着图2a中b-b’切线的剖面示意图；

图3为该半导体结构于形成第一介电材料层的剖面示意图；

图4为该半导体结构于移除部分第一介电材料层以及垫层后的剖面示意图；

图5为该半导体结构于形成阱区以及栅极介电层后的剖面示意图；

图6a-图6b为该半导体结构于形成栅极结构后的示意图，其中，图6a为顶视图，图6b为沿着图6a中a-a’切线的剖面示意图；

图7为该半导体结构于形成源/漏极区后的剖面示意图；

图8为该半导体结构于形成接触蚀刻停止层以及层间介电层后的剖面示意图；

图9为该半导体结构于形成栅极沟槽并移除部分栅极介电层后的剖面示意图；

图10为该半导体结构于形成界面层、高介电常数介电层以及金属栅极体后的剖面示意图；以及

图11为该半导体结构于形成接触插塞之后的剖面示意图。

符号说明

1基底

10鳍状结构阵列

10a、10b虚置鳍状结构

10c、10d端点

20、21、22、24、26沟槽

100基底

102、104、106鳍状结构

110鳍间沟槽

112鳍间隔离结构

140介电层

120沟槽

120a上部

120b下部

120c间隙

122沟槽侧壁

124顶角

126上侧壁

128下侧壁

132氧化硅垫层

142衬层

144第一介电材料层

146第一介电层

147接缝

146a主体部

146b凸出部

146c肩部

146d顶面

150离子注入制作工艺

152阱区

154退火制作工艺

156热氧化

160栅极介电层

170、180栅极结构

172、182栅极体

174、184间隙壁

176、186栅极沟槽

178、188金属栅极结构

190外延层

192源/漏极区

210接触蚀刻停止层

220层间介电层

310界面层

320高介电常数介电层

330金属栅极体

230层间介电层

410、420接触插塞

w1、w2宽度

d1、d2深度

p1间距

具体实施方式

在下面的描述中，已提供许多具体细节以便彻底理解本发明。然而，很明显，对本领域技术人员而言，本发明还是可以在没有这些具体细节的情况下实施。此外，一些公知的系统配置和制作工艺步骤没有被巨细靡遗的披露出来，因为这些应是本领域技术人员所熟知的。在不悖离本发明的范围内，可做结构、逻辑和电性上的修改应用在其他实施例上。

实施例的附图为示意图，并未照实际比例绘制，为了清楚呈现而放大一些尺寸。在此公开和描述的多个实施例中若具有共通或类似的某些特征时，为了方便图示及描述，类似的特征通常会以相同的标号表示。

请参考图2a-图2c，其中，图2a为顶视图，图2b为沿着图2a中a-a’切线的剖面示意图，图2c为沿着图2a中b-b’切线的剖面示意图。虽然a-a’切线为沿着鳍状结构104延伸方向的剖面示意图，但本领域技术人员应可理解，此一沟槽120可同时延伸至鳍状结构102、106，因此接下来的说明与附图，同样可用来说明鳍状结构102、106沿其延伸方向的剖面结构。

首先，提供一基底100，例如硅基底、含硅基底，或硅覆绝缘(silicon-on-insulator,soi)基底，其中包含多条互相平形的鳍状结构102、104、106、鳍间隔离结构112以及沟槽120。如图2a和图2c所示，鳍间隔离结构112包含鳍间沟槽110以及介电层140，例如氧化硅，并沿着鳍状结构102、104、106的延伸方向包围该鳍状结，构鳍状结构104与相邻的鳍状结构102、106是由鳍间隔离结构112隔离开。如图2a和图2b所示，沟槽120位于鳍状结构102、104、106以及鳍间隔离结构112中，并与鳍状结构102、104、106的延伸方向垂直，分别将鳍状结构102、104、106区分成至少两个区段。

可直接使用显影暨蚀刻制作工艺(pep)等图案化制作工艺，在基底100上形成氧化硅垫层132后，形成一包含氮化硅或氧化硅的硬掩模层(图未示)，作为蚀刻硬掩模，蚀刻基底100形成鳍间沟槽110来定义出鳍状结构102、104、106，或者，可进一步采用多重图案化(multiplepatterning)技术，包含间距微缩技术、侧壁图案转移(sidewallimagetransfer，sit)技术等，以完成更紧密排列的鳍状结构图案。为了简化说明，上述图案化过程在此并不赘述。

在基底100上定义出鳍状结构102、104、106后，接着，可先选择性地于鳍间沟槽110侧壁形成一包含氧化硅或氮化硅的衬层(liner)，再全面性地形成第一介电材料层140，例如利用流动式化学气相沉积(flowablechemicalvapordeposition，fcvd)制作工艺形成的氧化硅，覆盖鳍状结构102、104、106并填满鳍间沟槽110。后续，进行一退火制作工艺142，使第一介电材料层140固化与致密化，再利用化学机械研磨制作工艺，移除鳍间沟槽110外多余的介电层140，完成平坦化并形成鳍间隔离结构112。

根据所述实施例，形成鳍间隔离结构112后，移除基底100上的硬掩模层，留下氧化硅垫层132，可作为缓冲层，再进行一鳍状切割(fincut)制作工艺，例如单扩散隔离(singlediffusionbreak,sdb)制作工艺，于鳍状结构102、104、106和鳍间隔离结构112中形成沟槽120，分别将各鳍状结构102、104、106隔离成至少两个区段。根据本发明一实施例，沟槽120的深度d2与鳍间沟槽110的深度d1相同。根据本发明一实施例，沟槽120的宽度w2可小于或等于鳍间沟槽110的宽度w1。

图3至图5同样为沿着图2a中a-a’切线的剖面示意图，用来说明鳍状结构104于后续各制作阶段中，沿其延伸方向的剖面结构。

请参考图3。可利用例如热氧化的方式，在沟槽120表面形成衬层142后，全面性地于基底100上形成第一介电材料层144，例如氧化硅或氮化硅，共形地覆盖鳍状结构104并填满沟槽120。根据本发明一较佳实施例，可利用原子层沉积(atomiclayerdeposition,ald)法形成第一介电材料层144，具有较好的沟槽填充(gapfilling)能力。根据所述实施例，第一介电材料层144是自沟槽120的底面及两边的侧壁，以原子层堆叠的方式均匀地往沟槽120中央堆叠增厚，直到填满沟槽120或预留一预定宽度的间隙。因此，填充在沟槽120中的第一介电材料层144，其中央会具有一接缝147或间隙(seam)，其与沟槽120两边侧壁的距离相等，并沿着沟槽120的深度方向延伸。根据本发明一实施例，接缝147或间隙的宽度可大于或等于

请参考图4。接着，进行回蚀刻制作工艺，移除沟槽120外多余的第一介电材料层144，留在沟槽120中的成为第一介电层146。根据本发明一较佳实施例，第一介电材料层144为氮化硅，因此回蚀刻时，可利用基底100上的氧化硅垫层132作为有效控制蚀刻终点(end-point)的蚀刻停止层，避免过蚀刻造成第一介电层146与鳍状结构104之间过大的阶梯高度(stepheight)，或蚀刻不完全而于鳍状结构104上残留第一介电材料层144。

请参考图5。后续，进行离子注入制作工艺150，将预定剂量及种类的掺杂注入鳍状结构104中形成阱区152，再进行一退火制作工艺154。接着，进行一蚀刻制作工艺，移除氧化硅垫层132以及部分鳍间隔离结构112的介电层140，暴露出鳍状结构104的表面和暴露于鳍间沟槽110的上部侧壁(图未示)后，进行一热氧化制作工艺156，例如原位蒸气产生(insitusteamgeneration,issg)氧化制作工艺，在暴露的鳍状结构104表面形成栅极介电层160。如图5所示，沟槽120的深度d2可大于或等于阱区152的深度。根据本发明一较佳实施例，当第一介电层146为氮化硅时，可避免其于移除氧化硅垫层132以及部分鳍间隔离结构112的介电层140的步骤同时被蚀刻而造成其与鳍状结构104之间过大的阶梯高度。

值得注意的是，退火制作工艺154及热氧化制作工艺156的温度，例如xxx度～度(请发明人提供)，会造成第一介电层146回缩，使得上述制作工艺后，如图5所示，第一介电层146的顶面会低于鳍状结构104并且具有一特殊的形状，例如酒瓶型(bottleshape)，包含位于底部的主体部146a，填充沟槽的下部120b、位于顶部的凸出部146b，以及连接主体部146a以及凸出部146b的肩部146c，其中，凸出部146b的宽度会小于主体部146a的宽度。沟槽120的上部120a并未被第一介电层146填充。

另外，由于移除氧化硅垫层132之前，退火制作工艺154已经造成第一介电层146部分回缩，而暴露出沟槽120的顶角124，并且在第一介电层146和沟槽120的上侧壁126的衬层142之间形成一间隙，使得移除氧化硅垫层132时，上侧壁126的衬层142也会自该间隙一并被移除。因此，后续进行热氧化制作工艺156时，也会沿着沟槽顶角124和上侧壁126形成栅极介电层160。如图5所示，栅极介电层160覆盖沟槽120的顶角124与上侧壁126，夹在凸出部146b与上侧壁126之间并往下延伸直至肩部146c。衬层142仅位于主体部146a与下部120b的下侧壁128之间，其一端与肩部146c齐平，并与栅极介电层160直接接触。根据本发明一实施例，栅极介电层160的厚度会大于或等于衬层142的厚度，并且凸出部146b不与衬层142直接接触。根据本发明一实施例，凸出部146b的顶面146d会低于鳍状结构104的上表面10至虽然沟槽120的上侧壁126和下侧壁128分别是被栅极介电层160和衬层142覆盖，但仍共同构成一平滑的沟槽侧壁122。

请参考图6a和图6b。图6a为顶视图，图6b为沿着图6a中a-a’切线的剖面示意图。

在形成栅极介电层160后，接着，形成栅极结构170和180，跨越鳍状结构102、104、106并与鳍状结构102、104、106的长度延伸方向垂直，其中，栅极结构170包含栅极体172及间隙壁174，位于沟槽120上并完全覆盖沟槽120。栅极结构180包含栅极体182及间隙壁184，各分别位于沟槽120两侧的鳍状结构104上。根据本发明一实施例，形成栅极结构170、180的步骤包含沉积一栅极体材料层，例如多晶硅(polysilicon)或非晶相硅(amorphoussilicon)，全面性地覆盖鳍状结构102、104、106，然后进行平坦化及图案化步骤形成栅极体172、182，再于栅极体172、182的相对侧壁上形成间隙壁174、184，例如氧化硅或氮化硅间隙壁。如图6b所示，栅极体172对准并完全覆盖沟槽120并填入沟槽120上部120a。栅极介电层160被夹在栅极体172、第一介电层146的凸出部146b和肩部146c以及上侧壁126之间。

图7至图11同样为沿着图6a中a-a’切线的剖面示意图，用来说明鳍状结构104于后续各制作阶段中，沿其延伸方向的剖面结构。

请参考图7。接着，在栅极结构170和180两侧的鳍状结构104中形成外延层190，后续作为元件的源/漏极区192。可利用栅极结构170和180作为自对准结构，在其两侧的鳍状结构104中蚀刻出凹槽，然后利用外延成长制作工艺于凹槽中形成外延层190。可在外延成长时就加入掺杂(doping)，或外延成长后再注入掺杂，使得外延层190具有适当的掺杂种类及浓度，作为元件的源/漏极区192。根据本发明一实施例，源/漏极区192邻近沟槽120的上侧壁126，并且具有低于肩部146c的底面。如图7所示，形成外延层前，通过形成栅极介电层160覆盖沟槽120的顶角和上侧壁，以及形成栅极体172完全覆盖沟槽120并填满沟槽120的上部120a，可有效避免外延成长时，沟槽120两侧的外延层190发生桥接。另外，也通过以栅极结构170作为自对准结构于鳍状结构104中形成凹槽，使得凹槽可与沟槽120的侧壁保持一定距离。换句话说，沟槽120任一部分的侧壁122都不会自凹槽暴露出来而对外延成长造成影响，产生晶面缺陷。值得注意的是，本发明以单一栅极结构170完全覆盖沟槽120，可使其两侧的栅极结构180之间具有较紧密的间距p1，实现较小的布局面积。

请参考图8。接着，依序于基底100上形成接触蚀刻停止层210以及层间介电层220，全面性地覆盖源/漏极区192以及栅极结构170、180，然后进行平坦化步骤，移除部分的接触蚀刻停止层210与层间介电层220，曝露出栅极结构170、180的顶面。

图9至图10说明后续进行一取代金属栅极制作工艺(replacementmetalgate,rmg)，制作金属栅极结构。

请参考图9。自栅极结构170、180的顶面移除栅极体172、182形成栅极沟槽176、186后，再自栅极沟槽176、186移除暴露的栅极介电层160，暴露出鳍状结构104上表面，并形成一位于凸出部146b、肩部146c以及沟槽120上侧壁126之间的间隙120c。

请参考图10。接着，可利用热氧化制作工艺，在鳍状结构104上表面、沟槽120的顶角124和上侧壁126形成一界面层310，例如氧化硅。然后，再形成一高介电常数介电层320，共形地覆盖界面层310、凸出部146b的顶面146d和栅极沟槽176、186的侧壁。后续，再形成一金属栅极体330，填充栅极沟槽176、186以及沟槽120的上部120a，完成金属栅极结构178、188。填充于栅极沟槽176以及沟槽120上部120a的金属栅极体330，具有一低于鳍状结构104上表面10至的底面。在本发明一实施例中，金属栅极结构178可以是不与外部电连接的虚置栅极(dummygate)，或是连接到其他鳍式场效晶体管的栅极，又或是与外部电连接的区域内连线(localinter-connect)结构。金属栅极结构178与鳍状结构104中的第一介电层146、界面层310以及高介电常数介电层320形成一单扩散隔离结构(singlediffusionbreakisolation)。

如图10所示，界面层310和高介电常数介电层320会沿着间隙120c形成，并共同填满间隙120c。界面层310和高介电常数介电层320覆盖沟槽120的顶角124和上侧壁126，并且被夹在上侧壁126和第一介电层146的凸出部146b和肩部146c之间。其中，高介电常数介电层320还会覆盖凸出部146b的顶面146d，与被夹在上侧壁126和第一介电层146的凸出部146b之间的部分构成一h型。高介电常数介电层320会延伸至金属栅极体330与间隙壁174之间。

请参考图11。后续，再形成另一层间介电层230，覆盖于层间介电层220以及金属栅极结构178、188，并形成多个接触插塞410、420，分别与源/漏极区192和金属栅极结构188电连接。

本发明提供的隔离结构及其制作方法，可将连续的鳍状结构区分成数个区段，后续再根据布局设计，分别制作成不同的鳍状场效晶体管。该隔离结构不仅具有较小的宽度，可实现较紧密的布局，还可避免鳍状结构端点的外延桥接缺陷，同时也可避免外延的晶面缺陷，改善接触插塞的良率。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。