本公开涉及一种具有非贯穿插塞的半导体芯片与其多芯片封装以及其制造方法，其中非贯穿插塞可作为芯片堆叠对准的埋藏式对位标记。
背景技术：
芯片堆叠技术可将两个芯片结合在一起，因而使得两芯片之间的数据传输更快速并且消耗较少功率。存储器芯片可堆叠在一起以得到具有大储存容量的存储器模块。除了堆叠两个相同的芯片的外，亦可将不同功能的两芯片堆叠在一起以结合不同的功能。
例如，半导体芯片的三维整合一般使用贯穿基板通道(through-substratevia，tsv)，其连接半导体芯片的第一侧至同一半导体芯片的第二侧。使用贯穿基板通道(tsv)可以垂直地堆叠多个半导体芯片。虽然半导芯片三维整合的此等效益已广为周知；然而，多个半导体芯片的垂直堆叠需要晶粒对晶粒对准、晶粒对晶圆对准、或是晶圆对晶圆对准。换言之，两个对接物件之间的对准技术实乃使用贯穿基板通道实现半导体芯片三维整合的主要关键技术。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本申请的任一部分。
技术实现要素：
本发明提供一种半导体芯片，具有非贯穿插塞轮廓与其多芯片封装及其制造方法，其中非贯穿插塞轮廓可作为芯片堆叠对准的埋藏式对位标记。
本发明提供一种具有埋藏式对位标记的半导体芯片。在本发明的实施例中，该半导体芯片包含具有一第一侧与一第二侧的一半导体基板；自该第一侧贯穿延伸该半导体基板至该第二侧的一导电贯穿插塞；以及自该第一侧延伸至该半导体基板的一内面而未贯穿延伸该第二侧的一非贯穿插塞。
在本发明的实施例中，该非贯穿插塞包含一对位标记，以及在该第二侧的一平面图中，该对位标记是光学上可辨识的。
在本发明的实施例中，在该第二侧的一平面图中，该非贯穿插塞包含一光学上可辨识的二维图案。
在本发明的实施例中，该半导体芯片包含多个非贯穿插塞，自该第一侧延伸至该半导体基板的该内面而未贯穿延伸该第二侧。
在本发明的实施例中，所述多个非贯穿插塞形成一对位标记，以及在该第二侧的一平面图中，该对位标记是光学上可辨识的。
在本发明的实施例中，在该第二侧的一平面图中，该多个非贯穿插塞形成一光学上可辨识的二维图案。
在本发明的实施例中，所述多个非贯穿插塞具有相同宽度。
在本发明的实施例中，在该第二侧的一平面图中，该非贯穿插塞与该导电贯穿插塞是经配置为光学上可区别的。
在本发明的实施例中，该导电贯穿插塞具有一第一宽度，该非贯穿插塞具有一第二宽度，以及该第二宽度小于该第一宽度。
在本发明的实施例中，该半导体芯片还包含一第一导电件，位于该第一侧上；一第二导电件，位于该第二侧上；以及该导电贯穿插塞是电气耦合该第一导电件与该第二导电件，而该非贯穿插塞未电气耦合该第一导电件与该第二导电件。
在本发明的实施例中，该非贯穿插塞与该导电贯穿插塞是由相同导电材料组成。
本发明还提供一芯片封装，包含第一半导体芯片与第二半导体芯片。在本发明的实施例中，该第一半导体芯片包含一半导体基板，具有一第一侧与一第二侧；一导电贯穿插塞，自该第一侧贯穿延伸该半导体基板至该第二侧；以及一非贯穿插塞，自该第一侧延伸至该半导体基板的一内面，而未贯穿延伸该第二侧。在本发明的实施例中，该第二半导体芯片是与该第一半导体芯片相邻，该导电贯穿插塞是耦合至该第二半导体芯片的一导电件，以及该非贯穿插塞是对准该第二半导体芯片上的一对准图案。
本发明还提供一种具有埋藏式对位标记的半导体芯片的制造方法。在本发明的实施例中，该制造方法包含的步骤包含：制备一半导体基板，具有一第一侧与一第二侧；形成一第一孔以及一第二孔于该半导体基板中，其中该第一孔具有一第一深度以及该第二孔具有一第二深度，该第二深度小于该第一深度；以及形成一导电贯穿插塞于该第一孔中以及形成一非贯穿插塞于该第二孔中，其中该导电贯穿插塞自该第一侧贯穿延伸该半导体基板至该第二侧，而该非贯穿插塞自该第一侧延伸至该半导体基板的一内面而未贯穿延伸该第二侧。
在本发明的实施例中，形成一第一孔以及一第二孔于该半导体基板中的步骤包含：形成一遮罩层于该第一侧，其中该遮罩层具有第一开口与第二开口，该第二开口小于该第一开口；以及进行一蚀刻制程以局部移除该第一开口与该第二开口下方的该半导体基板。
在本发明的实施例中，形成一导电贯穿插塞于该第一孔中以及形成一非贯穿插塞于该第二孔中的步骤包含：以一导体填充该第一孔与该第二孔；以及自该第二侧薄化该半导体基板以暴露该第一孔中的该导体，而不暴露该第二孔中的该导体；其中在该第二侧的一平面图中，该非贯穿插塞包含一光学上可辨识的二维图案。
在本发明的实施例中，形成一第一孔以及一第二孔于该半导体基板中的步骤包含：形成具有一第一开口的一第一遮罩层于该第一侧；进行一第一蚀刻制程以局部移除该第一开口下方的该半导体基板；形成具有第二开口的第二遮罩层于该第一侧；以及进行一第二蚀刻制程以局部移除在该第二开口下方的该半导体基板。
在本发明的实施例中，形成一导电贯穿插塞于该第一孔中以及形成一非贯穿插塞于该第二孔中的步骤包含：以一导体填充该第一孔；以不同于该半导体基板的一材料填充该第二孔；以及自该第二侧薄化该半导体基板以暴露该第一孔中的该导体，而不暴露该第二孔中的该材料；其中在该第二侧的一平面图中，该非贯穿插塞包含一光学上可辨识的二维图案。
在本发明的实施例中，该制造方法包含的步骤：形成多个第二孔于该半导体基板中；以及形成多个非贯穿插塞于该多个第二孔中，其中在该第二侧的一平面图中，该多个非贯穿插塞形成一光学上可辨识的二维图案。
本发明还提供一种芯片封装的制造方法。在本发明的实施例中，该制造方法包含的步骤：制备一第一半导体基板，具有一第一侧与一第二侧的；形成一第一孔以及一第二孔于该第一半导体基板中，其中该第一孔具有一第一深度，该第二孔具有一第二深度，该第二深度小于该第一深度；形成一导电贯穿插塞于该第一孔中以及形成一非贯穿插塞于该第二孔中，其中该导电贯穿插塞自该第一侧贯穿延伸该第一半导体基板至该第二侧，而该非贯穿插塞自该第一侧延伸至该第一半导体基板的一内面而未贯穿延伸该第二侧；以及对准该非贯穿插塞与第二半导体基板上的一对准图案。
在现有技术中，导电件及/或导电贯穿插塞是用以实现对位标记；当相邻导电件之间的空间缩小时，非等向性导电膜或非等向性导电粘着物(acf或aca)中的导电粒子在上半导体芯片的导电贯穿插塞下方的导电件与下半导体芯片的相邻的导电贯穿插塞上方的导电件之间形成意外的短路问题。同样地，在使用非导电膜/胶(ncf/ncp)或底部填充料/模塑底部填充料(underfill/muf)作为粘着物以接合该等芯片的芯片封装中，当相邻导电件之间的空间缩小时或是由于下半导体芯片与上半导体芯片之间未对准而有横向偏移时，则在上半导体芯片的导电贯穿插塞下方的导电件与下半导体芯片的相邻的导电贯穿插塞上方的导电件之间形成意外的短路问题。
相对地，在本发明的实施例中，由于该非贯穿插塞并未贯穿延伸该第二侧并且可由不同于形成该导电贯穿插塞的导电材料的非导电材料形成，因而下半导体芯片与上半导体芯片使用非贯穿插塞以实现对位标记，；即使相邻导电件之间的空间缩小时或是下半导体芯片与上半导体芯片之间未对准而有横向偏移时，仍然不会发生短路问题。
上文已相当广泛地概述本发明的技术特征及优点，使下文的本发明详细描述得以获得较佳了解。构成本发明的权利要求标的的其它技术特征及优点将描述于下文。本发明所属技术领域中技术人员应了解，可相当容易地利用下文发明的概念与特定实施例可作为修改或设计其它结构或制程而实现与本发明相同的目的。本发明所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本发明的精神和范围。
附图说明
参阅详细说明与权利要求结合考量附图时，可得以更全面了解本申请案的发明内容，附图中相同的元件符号是指相同的元件。
图1是一剖面示意图，例示本发明实施例的半导体芯片。
图2是一俯视示意图，例示本发明实施例的数个对位标记。
图3是一剖面示意图，例示本发明实施例的半导体芯片。
图4是一剖面示意图，例示本发明实施例的半导体芯片。
图5是一剖面示意图，例示本发明实施例的半导体芯片。
图6是一俯视示意图，例示本发明实施例的数个对位标记。
图7至图11是剖面示意图，例示本发明实施例的半导体芯片的制造。
图12是一俯视示意图，例示本发明实施例的半导体芯片。
图13至图19是剖面示意图，例示本发明实施例的半导体芯片的制造。
图20是一俯视示意图，例示本发明实施例的半导体芯片。
图21是说明本发明实施例的芯片封装。
图22是说明现有技术的芯片封装。
图23是说明本发明实施例的芯片封装。
图24是说明现有技术的芯片封装。
附图标记说明：
100a半导体芯片
100b半导体芯片
100c半导体芯片
100d半导体芯片
110半导体基板
110a第一侧
110b第二侧
110c内面
111a遮罩层
111b遮罩层
113a第一开口
113b第二开口
115a第一孔
115b第二孔
115c孔
117电互连结构
120导电贯穿插塞
120'导电贯穿插塞
121a第一导电件
121b第二导电件
130a非贯穿插塞
130b非贯穿插塞
130c非贯穿插塞
130d非贯穿插塞
ta厚度
10a芯片封装
10b芯片封装
10c芯片封装
10d芯片封装
10e芯片封装
10f芯片封装
200物件
200c物件
201导电件
202对准图案
300粘着层
300a粘着层
300b粘着层
具体实施方式
以下公开内容提供许多不同的实施例或范例，用于实施本申请案的不同特征。元件与配置的特定范例的描述如下，以简化本申请案的公开内容。当然，这些仅为范例，并非用于限制本申请案。例如，以下描述在第二特征上或上方形成第一特征可包含形成直接接触的第一与第二特征的实施例，亦可包含在该第一与第二特征之间形成其他特征的实施例，因而该第一与第二特征并非直接接触。此外，本申请可在不同范例中重复元件符号与/或字母。此重复为了简化与清楚的目的，而非支配不同实施例与/或所讨论架构之间的关系。
再者，本申请案可使用空间对应语词，例如「之下」、「低于」、「较低」、「高于」、「较高」等类似语词的简单说明，以描述附图中一元件或特征与另一元件或特征的关系。空间对应语词是用以包括除了附图中描述的位向之外，装置于使用或操作中的不同位向。装置或可被定位(旋转90度或是其他位向)，并且可相应解释本申请案使用的空间对应描述。可理解当一特征是形成于另一特征或基板上方时，可有其他特征存在于其间。再者，本申请案可使用空间对应语词，例如「之下」、「低于」、「较低」、「高于」、「较高」等类似语词的简单说明，以描述附图中一元件或特征与另一元件或特征的关系。空间对应语词是用以包括除了附图中描述的位向之外，装置于使用或操作中的不同位向。装置或可被定位(旋转90度或是其他位向)，并且可相应解释本申请案使用的空间对应描述。
本发明涉及一种具有非贯穿插塞的半导体芯片与其多芯片封装以及其制造方法，其中非贯穿插塞可作为芯片堆叠对准的埋藏式对位标记。为了使得本发明可被完全理解，以下说明提供详细的步骤与结构。显然，本发明的实施不会限制该领域中的技术人员已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本发明。本发明的较佳实施例详述如下。然而，除了详细说明之外，本发明亦可广泛实施于其他实施例中。本发明的范围不限于详细说明的内容，而是由权利要求定义。
图1是一剖面示意图，例示本发明实施例的半导体芯片100a。在本发明的实施例中，半导体芯片100a包含具有第一侧110a与第二侧110b的半导体基板110、自第一侧110a贯穿延伸半导体基板110至第二侧110b的导电贯穿插塞120、以及自第一侧110a延伸至半导体基板110的内面110c而不贯穿延伸第二侧110b的非贯穿插塞130a。在本发明的实施例中，第一侧110a包含但不限于半导体基板110的上表面以及该上表面上方的空间；同样地，第二侧110b包含但不限于半导体基板110的下表面以及该下表面下方的空间。
在本发明的实施例中，导电贯穿插塞120具有第一宽度，非贯穿插塞130a具有第二宽度，该第二宽度小于该的一宽度。在本发明的实施例中，在第二侧110b的一平面图中，非贯穿插塞130a与导电贯穿插塞120是经配置为光学上可区别的。在本发明的实施例中，半导体芯片100a包含第一导电件121a(例如第一侧110a上的凸块)以及第二导电件121b(例如第二侧110b上的凸块)，其中导电贯穿插塞120电气耦合第一导电件121a与第二导电件121b，而非贯穿插塞130a则未电气耦合第一导电件110a与第二导电件110b。
在本发明的实施例中，组成非贯穿插塞130a的导电材料是与组成导电贯穿插塞120的导电材料相同，例如钨(w)与铜(cu)。在本发明的实施例中，组成非贯穿插塞130a的材料是不同于组成半导体基板100的材料，因而在第二侧110b的一平面图中，非贯穿插塞130a与第二侧110b区是光学上可辨识的。在本发明的实施例中，在内面110c正下方的半导体基板110的厚度(ta)是相当薄，使得在第二侧110b的一平面图中，非贯穿插塞130a是光学上可辨识的。
在本发明的实施例中，半导体基板120可包含硅晶圆。例如，半导体基板110可包含单晶硅晶圆、包含碳化硅(sic)层或硅锗(sige)层的硅块状晶圆、或包含绝缘层的绝缘体覆硅(silicon-on-insulator，soi)晶圆。在本发明实施例中，半导体基板110为单晶硅块状晶圆。在本发明的实施例中，半导体芯片100a可包含电子元件，其可形成于半导体基板110中及/或半导体基板110上，其中电子元件可包含金属氧化物半导体(metal-oxide-semiconductor，mos)晶体管。
在本发明的实施例中，半导体芯片100a是晶圆上的多个集成电路晶粒其中之一。在本发明的实施例中，半导体芯片100a亦可为从晶圆分离的集成电路晶粒。在本发明的实施例中，半导体芯片100a可为存储器芯片，例如dram芯片或是快闪存储器芯片。已知存储器芯片包含用于定址(addressing)存储器胞元的位址输入终端、用于输入数据至存储器胞元/自存储器胞元输出数据的数据输入/输出终端、以及功率供应终端。
图2是一俯视示意图，例示本发明实施例的数个对位标记。在本发明的实施例中，非贯穿插塞130a包含对位标记，在第二侧110b的一平面图中，对位标记包含一光学上可辨识的二维图案。在本发明的实施例中，非贯穿插塞130a的对位标记可为十字形、l形、环形、三角形、或是缺少扇形的圆形。
图3是一剖面示意图，例示本发明实施例的半导体芯片100b。图3所示的半导体芯片100b是与图1所示的半导体芯片100a实质相同，差别在于非贯穿插塞130b的宽度。在图1中，非贯穿插塞130a的宽度小于导电贯穿插塞120的宽度；相对地，在图3中，非贯穿插塞130b的宽度是与导电贯穿插塞120的宽度实质相同。在本发明的实施例中，非贯穿插塞130b的对位标记可使用十字形、l形、环形、三角形、或是缺少扇形的圆形，如图2所示。
图4是一剖面示意图，例示本发明实施例的半导体芯片100c。图4所示的半导体芯片100c是与图1所示的半导体芯片100a实质相同，差别在于非贯穿插塞130c的宽度。在图1中，非贯穿插塞130a的宽度小于导电贯穿插塞120的宽度；相对地，在图4中，非贯穿插塞130d的宽度大于导电贯穿插塞120的宽度。在本发明的实施例中，非贯穿插塞130b的对位标记可使用十字形、l形、环形、三角形、或是缺少扇形的圆形，如图2所示。
图5是一剖面示意图，例示本发明实施例的半导体芯片100d。图5所示的半导体芯片100d是与图1所示的半导体芯片100a实质相同，差别在于非贯穿插塞130d在第二侧110b所实现的对位标记的设计。在图1中，通过非贯穿插塞130a在第二侧110b的光学上可辨识的二维图案，实现半导体芯片100a的对位标记。相对地，半导体芯片100d包含多个非贯穿插塞130d，自半导体基板110的第一侧110a延伸至内面110c，而未延伸至第二侧110b，并通过非贯穿插塞130d在第二侧110的光学上可辨识的二维图案而实现半导体芯片100d的对位标记。
图6是一俯视示意图，例示本发明实施例的数个对位标记。在本发明的实施例中，该等非贯穿插塞130d形成对位标记，在第二侧110b的一平面图中，对位标记包含一光学上可辨识的二维图案。在本发明的实施例中，该等非贯穿插塞130d所实现的对位标记可为十字形或l形。在本发明的实施例中，多个非贯穿插塞具有相同的宽度。在本发明的实施例中，在第二侧110b的一平面图中，个别的非贯穿插塞130d或许无法形成一光学上可辨识的二维图案，但是该等非贯穿插塞130d一起形成二维图案，例如十字形或l形，在第二侧110b的平面附图中，二维图案是光学上可辨识的。
第7至11图是剖面示意图，例示本发明实施例的半导体芯片100a的制造。
参阅图7，在半导体基板110的第一侧110a上形成遮罩层111a，其中遮罩层111a具有第一开口113a以及小于第一开口113a的第二开口113b。在本发明的实施例中，遮罩层111a是微影制程形成的光致抗蚀剂层，或是沉积、微影、以及蚀刻制程所形成的硬遮罩层。
参阅图8，进行蚀刻制程，例如使用蚀刻气体117的非等向性干蚀刻，以局部移除在第一开口113a与第二开口113b下方的半导体基板110，因而在半导体基板110中形成第一孔115a与第二孔115b。由于第二开口113b的宽度小于第一开口113a的宽度，因而在第二开孔113b下方的半导体基板110的蚀刻速率小于在第一开口113a下方的半导体基板的蚀刻速率。因此，第一孔115a具有第一深度d1，第二孔115b具有第二深度d2，第二深度d2小于第一深度d1。
参阅图9，自半导体基板110上移除遮罩层111a，以及使用导体填充第一孔115a与第二孔115b，在第一孔115a中形成导电贯穿插塞120并且在第二孔115b中形成非贯穿插塞130a。接着，在第一侧110a形成电互连结构117，以及在电互连结构117上形成第一导电件121a，例如凸块。
参阅图10，进行研磨制程，自第二侧110b薄化半导体基板110，以暴露导电贯穿插塞120的导体，而不暴露非导电插塞130a的导体。因此，导电贯穿插塞120自第一侧110a贯穿延伸半导体基板110至第二侧110b，而非贯穿插塞130a自第一侧110a延伸至内面110c而未贯穿延伸第二侧110b。
参阅图11，在第二侧110b上形成第二导电件121b，例如凸块，其中导电贯穿插塞120电气耦合第一导电件121a与第二导电件121b，而非贯穿插塞130a则未电气耦合第一导电件110a与第二导电件110b。接着，半导体芯片100a通过半导体芯片100a与物件200之间的粘着层300而附接至物件200，以形成芯片封装10a。
在本发明的实施例中，物件200是封装电路基板、硅/玻璃中介物或是另一半导体芯片，导电贯穿插塞120是电气耦合至物件200的导电件201，非贯穿插塞130a是对准物件200上的对准图案202。
在本发明的实施例中，粘着层300是非等向性导电膜(anisotropicconductivefilm，acf)、非等向性导电粘着物(anisotropicconductiveadhesive，aca)、非导电膜/胶(nonconductivefilm/paste，ncf/ncp)、底部填充料(underfill)、模塑底部填充料(moldingunderfill，muf)等等。非等向性导电膜或非等向性导电粘着物包含绝缘膜或是绝缘粘着物、以及分散在绝缘膜或绝缘粘着物中的导电粒子。非导电膜/胶或底部填充料/模塑底部填充料包含绝缘膜或粘着物、以及分散在绝缘膜/粘着物中的非导电粒子。
图12是一俯视示意图，例示本发明实施例的半导体芯片100a。在本发明的实施例中，在第二侧110b的一平面图中，非贯穿插塞130a具有一光学上可辨识的二维图案，并且当堆叠半导体芯片100a至物件200时，光学上可辨识的二维图案作为对位标记，其中光学上可辨识的二维图案的形状包含但不限于图2所示的形状。
在本发明的实施例中，半导体芯片100d可通过第7至11图所公开的制程予以制造，其中第7至8图所示的遮罩层111a的布局应予以改变，以具有对应于该等非贯穿插塞130d的多个第二开口。
第13至19图是剖面示意图，例示本发明实施例的半导体芯片100b的制造。
参阅图13，在半导体基板110的第一侧110a上形成遮罩层111b，其中遮罩层111a具有开口113a。在本发明的实施例中，遮罩层111b是微影制程形成的光致抗蚀剂层，或是沉积、微影以及蚀刻制程形成的硬遮罩层。
参阅图14，进行蚀刻制程，例如使用蚀刻气体117的非等向性干蚀刻，以局部移除在开口113a下方的半导体基板110，因而在半导体基板110中形成孔115a。
参阅图15，自半导体基板110上移除遮罩层111b，以及在半导体基板110的第一侧110a上形成遮罩层111c，其中遮罩层111c具有开口113c。在本发明的实施例中，遮罩层111c是微影制程形成的光致抗蚀剂层，或是沉积、微影以及蚀刻制程形成的硬遮罩层。
参阅图16，进行蚀刻制程，例如使用蚀刻气体117的非等向性干蚀刻，以局部移除在开口113c下方的半导体基板110，因而在半导体基板110中形成孔115c。孔115a具有第一深度d1，孔115c具有第二深度d2，第二深度d2小于第一深度d1。在本发明的实施例中，孔115a与孔115c可具有相同宽度；在本发明的实施例中，孔115a的宽度可小于孔115c的宽度。
参阅图17，使用导体填充孔115a而在孔115a中形成导电贯穿插塞120，以及使用材料填充孔115c而在孔115c中形成非贯穿插塞130b。接着，在第一侧110a上形成电互连结构117，以及在电互连结构117上形成第一导电件121a，例如凸块。
参阅图18，进行研磨制程，自第二侧110b薄化半导体基板110，以暴露导电贯穿插塞120的导体而不暴露非贯穿插塞130b的材料。因此，导电贯穿插塞120自第一侧110a贯穿延伸半导体基板110至第二侧110b，而非贯穿插塞130b自第一侧110a延伸内面110c而未贯穿延伸第二侧110b。
参阅图19，在第二侧110b上形成第二导电件121b，例如凸块，其中导电贯穿插塞120电气耦合第一导电件121a与第二导电件121b，而非贯穿插塞130b则未电气耦合第一导电件121a与第二导电件121b。接着，半导体芯片100b通过半导体芯片100b与物件200之间的粘着层300而附接至物件200，以形成芯片封装10b。
在本发明的实施例中，物件200是封装电路基板、硅/玻璃中介物、或另一半导体芯片，导电贯穿插塞120电气耦合至物件200的导电件201，以及非贯穿插塞130b是对准物件200上的对准图案202。
图20是一俯视示意图，例示本发明实施例的半导体芯片100b。在本发明的实施例中，在第二侧110b的一平面图中，非贯穿插塞130b包含一光学上可辨识的二维图案，以及当堆叠半导体芯片100b至物件200时，光学上可辨识的二维图案是作为对位标记，其中光学上可辨识的二维图案的形状包含但不限于图2所示的形状。
在本发明的实施例中，半导体芯片100d可通过第13至19图所发明的制程予以制造，其中第15至16图所示的遮罩层111c的布局应予以改变，以具有对应于该等非贯穿插塞130d的多个第二开口。
图21说明本发明实施例的芯片封装10c，图22说明现有技术的芯片封装10d。在本发明的实施例中，芯片封装10c包含堆叠在物件200c上的下半导体芯片101a以及经由粘着层300a而堆叠在下半导体芯片101a上的上半导体芯片101b，其中粘着层300a是非导电膜/胶(ncf/ncp)或底部填充料/模塑底部填充料(underfill/muf)，其包含绝缘膜或粘着物以及分散在绝缘膜/粘着物中的非导电粒子。
由于半导体芯片的尺寸缩小，因而贯穿硅插塞之间的空间变得越来越小。在图21所示的芯片封装10c中，下半导体芯片101a与上半导体芯片101b使用非贯穿插塞130a实现对位标记；由于非贯穿插塞130a并未贯穿延伸第二侧110b并且可由不同于形成导电贯穿插塞120的导电材料的非导电材料形成，因此即使下半导体芯片101a与上半导体芯片101b之间因为未对准而有横向偏移，也不会发生短路问题。
相对地，在图22所示的芯片封装10d中，导电件121a、121b(以及/或导电贯穿插塞120')是用以实现对位标记；当下半导体芯片101a与上半导体芯片101b之间未对准时，上半导体芯片101b的导电贯穿插塞120下方的导电件121b以及下半导体芯片101a的导电贯穿插塞120'上方的导电件121a，形成意外的短路问题。
图23是说明本发明实施例的芯片封装10e，图24是说明现有技术的芯片封装10f。图23与图24中的芯片封装10e与10f是类似于图21与图22中的芯片封装10c与10d，差别在于粘着层300b是非等向性导电膜或非等向性导电粘着物(acf或aca)，其包含绝缘膜或是绝缘粘着物以及分散于绝缘膜或绝缘粘着物中的导电粒子。
在图23所示的芯片封装10e中，下半导体芯片101a与上半导体芯片101b是使用非贯穿插塞130a实现对位标记；由于非贯穿插塞130a并未贯穿延伸第二侧110b并且可由不同于形成导电贯穿插塞120的导电材料的非导电材料形成，因此即使非等向性导电膜或非等向性导电粘着物(acf或aca)用于接合下半导体芯片101a与上半导体芯片101b，也不会发生短路问题。
相对地，在图24所示的芯片封装10f中，导电件121a、121b(以及/或导电贯穿插塞120')用于实现对位标记；当相邻导电件121a、121b之间的空间缩小时，非等向性导电膜或非等向性导电粘着物(acf或aca)中的导电粒子可在上半导体芯片101b的导电贯穿插塞120下方的导电件121b以及下半导体芯片101a的导电贯穿插塞120'上方的导电件121a之间形成意外的短路问题。
本发明提供一种具有埋藏式对位标记的半导体芯片。在本发明的实施例中，该半导体芯片包含具有一第一侧与一第二侧的一半导体基板；自该第一侧贯穿延伸该半导体基板至该第二侧的一导电贯穿插塞；以及自该第一侧延伸至该半导体基板的一内面而未贯穿延伸该第二侧的一非贯穿插塞。
本发明还提供一芯片封装，包含第一半导体芯片与第二半导体芯片。在本发明的实施例中，该第一半导体芯片包含一半导体基板，具有一第一侧与一第二侧；一导电贯穿插塞，自该第一侧贯穿延伸该半导体基板至该第二侧；以及一非贯穿插塞，自该第一侧延伸至该半导体基板的一内面，而未贯穿延伸该第二侧。在本发明的实施例中，该第二半导体芯片是与该第一半导体芯片相邻，该导电贯穿插塞是耦合至该第二半导体芯片的一导电件，以及该非贯穿插塞是对准该第二半导体芯片上的一对准图案。
本发明还提供一种具有埋藏式对位标记的半导体芯片的制造方法。在本发明的实施例中，该制造方法包含的步骤包含：制备一半导体基板，具有一第一侧与一第二侧；形成一第一孔以及一第二孔于该半导体基板中，其中该第一孔具有一第一深度以及该第二孔具有一第二深度，该第二深度小于该第一深度；以及形成一导电贯穿插塞于该第一孔中以及形成一非贯穿插塞于该第二孔中，其中该导电贯穿插塞自该第一侧贯穿延伸该半导体基板至该第二侧，而该非贯穿插塞自该第一侧延伸至该半导体基板的一内面而未贯穿延伸该第二侧。
本发明还提供一种芯片封装的制造方法。在本发明的实施例中，该制造方法包含的步骤：制备一第一半导体基板，具有一第一侧与一第二侧的；形成一第一孔以及一第二孔于该第一半导体基板中，其中该第一孔具有一第一深度，该第二孔具有一第二深度，该第二深度小于该第一深度；形成一导电贯穿插塞于该第一孔中以及形成一非贯穿插塞于该第二孔中，其中该导电贯穿插塞自该第一侧贯穿延伸该第一半导体基板至该第二侧，而该非贯穿插塞自该第一侧延伸至该第一半导体基板的一内面而未贯穿延伸该第二侧；以及对准该非贯穿插塞与第二半导体基板上的一对准图案。
在现有技术中，导电件及/或导电贯穿插塞是用以实现对位标记；当相邻导电件之间的空间缩小时，非等向性导电膜或非等向性导电粘着物(acf或aca)中的导电粒子在上半导体芯片的导电贯穿插塞下方的导电件与下半导体芯片的相邻的导电贯穿插塞上方的导电件之间形成意外的短路问题。同样地，在使用非导电膜/胶(ncf/ncp)或底部填充料/模塑底部填充料(underfill/muf)作为粘着物以接合该等芯片的芯片封装中，当相邻导电件之间的空间缩小时或是由于下半导体芯片与上半导体芯片之间未对准而有横向偏移时，则在上半导体芯片的导电贯穿插塞下方的导电件与下半导体芯片的相邻的导电贯穿插塞上方的导电件之间形成意外的短路问题。
相对地，在本发明的实施例中，由于该非贯穿插塞并未贯穿延伸该第二侧并且可由不同于形成该导电贯穿插塞的导电材料的非导电材料形成，因而下半导体芯片与上半导体芯片使用非贯穿插塞以实现对位标记，；即使相邻导电件之间的空间缩小时或是下半导体芯片与上半导体芯片之间未对准而有横向偏移时，仍然不会发生短路问题。
虽然已详述本发明及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本发明的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本申请的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域的技术人员可自本发明的公开内容理解，可根据本发明而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤包含于本申请的权利要求范围内。