用于晶体管装置的应力记忆技术的制作方法

本申请大致上涉及半导体装置，以及涉及在制造晶体管装置时可以采用的各种应力记忆技术。

背景技术：

在制造先进集成电路(如cpu、储存设备、特殊用途集成电路(applicationspecificintegratedcircuits,asic))时，需要根据指定的电路布局，在给定的芯片区域中形成大量的电路元件，其中场效晶体管(nmos和pmos晶体管)是在制造这种集成电路装置中使用的电路元件的重要类型。场效晶体管(不论是nmos晶体管或pmos晶体管)典型地包括在半导体基板上形成并由通道区分隔开的掺杂源极和漏极区。栅极绝缘层位于通道区之上且导电性栅电极位于该栅极绝缘层的上方。藉由施加适当的电压到栅电极，通道区变成导通并允许电流从源极区流向漏极区。

装置设计者不断地受到压力，以增加晶体管及使用这样的晶体管的集成电路产品的操作速度和电性效能。鉴于目前晶体管装置的栅极长度(源极区和漏极区之间的距离)可以是大约20-50纳米，并考虑到在将来预计会进一步缩小，故装置设计者已采用多种技术以努力改善装置性能，例如，使用高-k介电质、使用金属栅电极结构、在栅电极结构中纳入功函数金属等。装置设计师们用于提高装置性能的另一种技术是在装置的通道区诱发期望的应力，即，在nmos装置的通道区诱发拉伸应力(以改善携带电荷的(charge-carrying)电子的迁移率)以及在pmos装置的通道区诱发压缩应力(以改善的携带电荷的电洞的迁移率)。各种应力记忆技术是本领域技术人员已知的。

在cmos应用中形成具有所需拉伸应力的nmos晶体管的一个典型现有技术工艺流程如下。在形成栅极结构后，在p型装置被遮罩的情况下，对n型装置形成n型延伸和环形植入，接着在n型装置被遮罩的情况下，对p型装置形成延伸和环形植入，在p型装置上形成间隔物，在p型装置的源极/漏极区中蚀刻出空腔并在该p型装置的空腔中形成外延半导体材料。接下来，对n型装置执行所谓的应力记忆技术(stressmemorizationtechnique,smt)工艺模块。在n型装置形成间隔物以及使用诸如锗的材料执行非晶化植入(amorphizationimplant)工艺来将源极/漏极区非晶化(例如，使用锗在约55kev，3e¹⁴ion/cm²的剂量)。之后，smt模块包括在基板上形成二氧化硅层(例如，约4纳米厚)，形成覆盖材料层(例如，具有所需内在应力的氮化硅厚层(例如，约40纳米厚))，以及在氮气环境中以750℃加热该装置约10分钟。之后，氮化硅层和二氧化硅层通过执行一或多个蚀刻工艺移除。然后，经由在装置的源极/漏极区中沉积外延半导体材料而在n型装置上形成凸起源极/漏极区。之后，经由执行离子植入工艺形成源极/漏极植入区。稍后执行加热工艺以修复基板被破坏的晶格结构，这种破坏是由于非晶化植入工艺及在此工艺流程时对基板所执行的其他离子植入工艺所造成的。

现有技术的应力记忆技术具有一个缺点，当扩散长度(lengthofdiffusion，lod，其维度在所讨论的栅极结构的边缘和有源区的边缘之间)小的时候，不会形成堆垛层错(stackingfault)。因此，堆垛层错往往无法形成于相邻的有源区的自由表面，即，有源区和隔离材料之间的界面。图1a是集成电路产品10的tem照片，其包括由例示性隔离区16在半导体基板中定义的有源区11上面形成的多个nmos晶体管，该晶体管包括栅极结构12和凸起源极/漏极区13。理想情况下，经由执行应力记忆技术，堆垛层错14(有时在业界被称为刃型位错(edgedislocation))将在装置的的凸起源极/漏极区13下方的有源区11中形成。理想中，对于[100]基板而言，针对具有非常小的栅极长度和非常紧凑的栅间距(节距)的目前现有装置，堆垛层错14将具有倒「v」形状的构造，如在虚线区域15所描绘的。针对不同于基板[100]的其它基板上所形成的装置，堆垛层错14可具有倒「v」之外的形状，即当基板具有不同的结晶方向时，倒「v」形状的堆垛层错结构14的向下的「腿」的角度可以是不同的。在一些应用中，位错甚至可能不会彼此交叉，即，堆垛层错可以不相互交叉，所以不会形成倒「v」形状的堆垛层错「顶点」。因此，上述所谓堆垛层错14具有一个倒「v」形状构造只是一个速记参考。然而，对于相邻于隔离区16(即，当lod小时)的边缘而形成的晶体管而言，此种堆垛层错14不会在装置的源极/漏极区中形成，如虚线区域17中表现出没有这种堆垛层错14的情况。缺乏堆垛层错14表示该特定晶体管装置没有从执行smt模块相关联的工艺接收到任何显著益处，即，此种nmos装置在源极/漏极区不具有所需的堆垛层错14。因此，缺乏或者至少没有完全形成堆垛层错14的晶体管，其效能将不如存在有堆垛层错14的晶体管装置，如图1a中虚线区域15所描绘者。这也可能导致整个芯片的装置效能变化。部分已经尝试使用富氢的氮化硅作为应力诱发材料层和/或用于smt非晶化的氟植入，以改善所需的堆垛层错14的形成。高接面漏电是现有典型smt工艺的另一个问题。

本申请针对各种应力记忆技术，以减少或消除上文所指出的一或多个问题。图1b示出根据本文所公开的方法制备的改进的装置的tem照片。如可以在图1b中看出者，集成电路产品10具有完全形成的堆垛层错14。本申请的应力记忆技术会导致相较于现有技术的装置在接面漏电和跨晶圆驱动电流的变化上有显著的减少。

技术实现要素：

以下提出对本申请的简要概述，以提供本申请的一些态样的基本理解。此概述不是详尽的简介。其唯一的目的是提出一些简化形式的概念做为稍后实施方式的前言。

一般而言，本申请涉及在制造晶体管装置时可以采用的各种应力记忆技术。因此，在一个实施例中，本申请内容涉及一种方法，其包括：

制造nmos晶体管装置，该nmos晶体管装置包括基板和设置在该基板上方的栅极结构，该基板包括至少部分在该栅极结构下方的通道区，该制造包括：

通过将氮离子植入该基板中以执行氮离子植入工艺，从而在该基板中形成应力区，该应力区由该通道区分隔开，其中，该应力区具有应力区深度；

在该nmos晶体管装置之上形成覆盖材料层；以及

在该覆盖材料层就位后，执行应力成形退火工艺，从而在该应力区形成堆垛层错。

在另一个实施例中，本申请内容涉及一种方法，包括：

制造nmos晶体管装置，该nmos晶体管装置包括基板和设置在该基板上方的栅极结构，该基板包括至少部分在该栅极结构下方的通道区，该制造包括：

通过将非晶化离子材料植入该基板中以执行非晶化离子植入工艺，从而在该基板中形成应力区，该应力区由该通道区分隔开，其中，该应力区具有应力区深度；

通过将氮离子植入该应力区中以执行氮离子植入工艺；

在该nmos晶体管装置之上形成覆盖材料层；以及

在该覆盖材料层就位后，执行应力成形退火工艺，从而在应力区形成堆垛层错。

在又一个实施例中，本申请内容涉及nmos晶体管装置，包括：

基板；

栅极结构，设置在该基板上方；

通道区，至少部分在该栅极结构下方；

其中，该基板包括含氮的应力区，其中，该应力区由该通道区分隔开，其中，该应力区包括至少一个堆垛层错；以及其中，该应力区具有应力区深度；以及

源极和漏极区，包含源极和漏极掺杂剂材料；其中，该源极和漏极区位于该应力区，其中，该源极和漏极区被该通道区隔开；其中，该源极和漏极区具源极和漏极区深度；以及其中，该应力区深度大于源极和漏极区深度。

附图说明

本申请可以经由结合附图并参考以下描述来了解，其中相同的元件符号标识类似的元件：

图1a示出现有技术装置的tem照片，其中堆垛层错已形成在所示某些晶体管装置的源极/漏极区中；

图1b示出根据本文所公开的方法制备的改进的装置的tem照片；

图2a及2b以理想化截面图描绘形成延伸植入区的各个态样；

图3a至3d和图4a至4e以理想化截面图描绘在制造晶体管装置时可能采用的本文所公开的应力记忆技术的各种说明性实施例；

图5、图6a及6b和图7a至7c以理想化截面图描绘源极/漏极区的形成方法的各种说明性实施例。

尽管本文所公开的主题容许各种修改和替代形式，但其具体实施例已经经由实施例在附图的方式示出并在本文中详细说明。然而，应当理解，具体实施例的描述本文不旨在限制本申请内容所公开的特定形式，相反地，其意图是包含本申请的精神和范围内的所有修改、等同物和替代物，如权利要求限定者。

符号说明

10集成电路产品

11有源区

12栅极结构

13凸起源极/漏极区

14堆垛层错、堆垛层错结构

15虚线区域

16隔离区

17虚线区域

200nmos晶体管、晶体管、nmos晶体管装置、装置

201半导体基板、基板

202沟槽隔离结构

203栅极结构

204栅电极

205栅极绝缘层

206栅极盖层

207延伸离子植入工艺

208延伸植入区、掺杂延伸植入区

209侧壁间隔物、间隔物

210氮离子植入工艺

211应力区

212衬里层

213覆盖材料层

214应力成形退火工艺

215堆垛层错

216非晶化离子植入工艺

217源极和漏极离子植入工艺

218源极和漏极区

219额外的半导体材料

220凸起的源极和漏极区

221源极和漏极空腔

222源极和漏极区

223源极和漏极离子植入工艺

230通道区

240应力区深度

250源极和漏极区深度

260源极和漏极离子植入工艺。

具体实施方式

某些术语在全文中用来指称特定元件。但是，不同的实体可以用不同的名称来指称一个元件。本文不打算区分名称不同但功能相同的元件。术语「包括」和「包含」在本文中用于在开放式的，因此，意味着「包括，但不限于」。

单数形式「一」，「一个」，和「该」包括多个对象，除非上下文另有明确说明。

近似的语言，如本文整个说明书和权利要求书中使用的，可以用于修饰任何定量表示，而其所涉及的改变并不会导致基本功能的改变。因此，诸如「约」，由一或多个术语修饰的值并不限于所规定的精确值。在一些情况下，近似的语言可对应于仪器的精确度用来测量数值。

本主题现在将参照附图进行说明。各种结构、系统和装置在附图中示意性地描绘仅为解释的目的。附图被纳入用以描述和解释本发明的说明性例子。词语和本文所用的惯用语应被理解和解释为与具有这些单词和惯用语的业内人士理解一致的含义。术语或惯用语没有特殊的定义，当一个定义和一般的含义不同时，是那些在行业中普通人所能理解的，意在暗示本文前后使用一致的术语或惯用语。该术语或惯用语旨在具有特殊含义的范围内，这样的特殊定义将被明确地以定义方式在说明书中直接且明确地提供该术语或惯用语的特殊定义。

本申请内容涉及在制造晶体管装置时可以采用的各种应力记忆技术。显而易见的，本方法适用于各种装置，包括(但不限于)逻辑装置、记忆体装置等，并且可以采用本文公开的方法，以形成n型或p型半导体装置。此外，各种掺杂区，例如，源极/漏极区、环形植入区、阱区(wellregion)等，都没有在附图中示出。当然，这里所公开的发明不应该被视为限制于这里示出和描述的说明性例子。本文公开的各种元件和装置结构可以采用各种不同的材料形成，以及经由执行各种已知技术来形成，例如，化学气相沉积(cvd)工艺、原子层沉积(ald)工艺、热生长工艺、旋涂技术等，这些不同层的材料厚度变化也可以取决于具体的应用。参照附图，本文所公开的装置和方法的各种示例性实施例将更加详细地描述。

图2a至7c描绘在制造晶体管装置时，可以采用本文所公开的应力记忆技术的各种说明性实施例。图2a是在早期制造阶段的说明性nmos晶体管200的简化视图。在半导体基板201的有源区中及之上形成晶体管200，该有源区是由在基板201内形成的说明性沟槽(trench)隔离结构202所定义。该基板201可具有各种组构，如所描绘的本体(bulk)硅组构。基板201还可以是绝缘体上硅(silicon-on-insulator，soi)组构，其包括本体硅层、埋入绝缘层和有源层，其中，在该有源层中及之上形成半导体装置。因此，术语基板或半导体基板应被理解为涵盖所有半导体结构。基板201也可以由硅以外的材料构成。

在图2a中所描绘的制造点来看，该晶体管200包括示意性描绘的栅极结构203，其通常包括说明性栅极绝缘层205和说明性栅电极204。栅极绝缘层205可以包括各种不同的材料，例如，二氧化硅和所谓的高-k(k大于10)绝缘材料等。类似地，栅电极204也可以是诸如多晶硅或非晶质硅的材料制成，或者它可以包括可充当栅电极204的一或多个金属层。本领域的技术人员在完整的读完本申请之后将了解到，在附图中所描绘的晶体管200的栅极结构203(即，栅极绝缘层205和栅电极204)是为了在本质上的代表。即，栅极结构203可以包括多种不同的材料，它可具有各种组构，并且其栅极结构203可以使用任一所谓的「栅极优先」(gate-first)或「置换栅极」(replacement-gate)处理技术制造。为了便于说明，说明性晶体管200将被描述为具有多晶硅栅电极204，但是，本发明不应该被视为限定于这样的示例性实施例。

继续参考图2a，还示出栅极盖层206(例如，氮化硅)和所谓的延伸植入区208。经由光阻遮罩(未示出)执行离子植入工艺，也就是说，经由对nmos晶体管200植入n型掺杂物，在基板201中形成该延伸植入区208。虽然在图中未示出，但在图2a中所描绘的制造点，所谓的环形植入区(未示出)是典型地经由执行有角度的离子植入工艺(在nmos晶体管用p型掺杂剂)在基板201中形成。在图2a中所描绘的晶体管200的各种结构和区域可经由执行公知的工艺来形成。例如，栅极结构203可以藉由沉积不同层的材料，然后执行一或多个蚀刻工艺以定义栅极结构203以及栅极盖层206的基本层堆迭来形成。

因此，参考图2a和2b，本申请的方法可以包括：执行延伸离子植入工艺207，通过将延伸掺杂剂材料植入到基板201中，从而在基板201中形成掺杂延伸植入区208，该掺杂延伸植入区208由通道区230分隔开；以及执行延伸掺杂剂活化退火工艺以活化该延伸掺杂剂材料。该延伸掺杂剂材料可选自包括锗、碳、砷、磷、以及它们的任何混合物所组成的群组。接着，侧壁间隔物209可相邻于栅极结构203形成。该侧壁间隔物209可经由沉积间隔物材料层(例如，氮化硅)来形成，然后对该间隔物材料层执行非等向性蚀刻工艺来形成如图2b中描绘的间隔物209。该间隔物209的基部厚度或宽度可以根据特定的应用而变化。

参照图3a-3d，在一个实施例中，本申请内容涉及一种方法，包括：

制造nmos晶体管装置200，nmos晶体管装置200包括基板201和设置在基板上方的栅极结构203，该基板包括至少部分在栅极结构203下方的通道区230，该制造包括：

通过将氮离子植入基板201中以执行氮离子植入工艺210，从而形成在该基板201中的应力区211，该应力区211由该通道区230分隔开，其中，该应力区211具有应力区深度240(从基板201的表面测得)，如在图3a中所描绘的；

在nmos晶体管装置200之上形成覆盖材料层213，如在图3b中所描绘的；以及

在覆盖材料层213就位后，执行应力成形退火工艺214，从而在应力区211形成堆垛层错215，如图3c中描绘的。

所得nmos晶体管装置如图3d中所描绘。氮离子植入工艺的植入能量和植入剂量可以取决于应用和所选择的工艺流程而变化。例如，执行该氮离子植入工艺210，其植入能量可以落在约10kev到约30kev的使用范围内，而氮离子的剂量可落入约1e¹⁴ions/cm²到约1e¹⁶ions/cm²的范围内。该氮离子植入工艺210形成且非晶化应力区211。因此，氮离子植入工艺210的深度将和应力区深度240是一样的。该应力区深度240可根据特定的应用而变化。例如，从基板201的表面进行测量，该应力区深度240可为约30纳米至约50纳米。

现有技术描述了利用氮离子(除了其它类型的离子以外)做为源极和漏极区的掺杂剂，例如，在美国专利号8,835,270所公开的。然而，本文第一次揭露使用氮离子植入工艺来改善应力记忆技术。本发明的氮离子植入方法并不产生源极和漏极区，而是植入比源极和漏极区的深度更深的深度。因此，在本发明的方法中，植入氮离子的最终目标是在应力区产生堆垛层错。有利的是，相较于现有技术的装置，本发明的方法令所得晶体管装置的性能改善，例如更一致地形成堆垛层错并且使接面漏电和跨晶圆驱动电流变化显著降低。

在执行该氮离子植入工艺210之前，该方法可以进一步包括执行如上面图2a和2b中描述的延伸离子植入工艺207。

在另一个实施例中，参考图4a至4e所示，所公开的方法包括：

制造nmos晶体管装置200，nmos晶体管装置200包括基板201和设置在基板201上方的栅极结构203，该基板201包括至少部分在栅极结构203下方的通道区230，该制造包括：

通过将非晶化离子材料植入基板201中以执行非晶化离子植入工艺216，从而形成在该基板201的应力区211，该应力区211由该通道区230分隔开，其中，该应力区211具有应力区深度240，如在图4a中描绘的；

通过将氮离子植入该应力区211中以执行氮离子植入工艺210，如在图4b中描绘的；

在nmos晶体管装置200之上形成覆盖材料层213，如在图4c中描述；以及

在覆盖材料层213就位后，执行应力成形退火工艺214，从而在应力区211形成堆垛层错215，如在图4d描绘的。

所得nmos晶体管装置在图4e中描绘。该非晶化离子材料可选自包括锗、硅、以及它们的任何混合物所组成的群组。该非晶化离子植入工艺216的植入能量和植入剂量可以取决于应用和所选择的工艺流程而变化。执行该非晶化离子植入工艺216，其植入能量可以落在约10kev到约100kev的使用范围内，而植入剂量可落在约1e¹⁴ions/cm²到约1e¹⁶ions/cm²的范围内。在本实施例中，该非晶化离子植入工艺216形成并非晶化该应力区211。因此，该非晶化离子植入工艺216的深度将和应力区深度240是一样的。如以上所讨论的，该应力区深度240可根据特定的应用而变化。例如，从基板201的表面进行测量，该应力区深度240可为约30纳米至约50纳米。

如上所讨论的，该氮离子植入工艺210的植入能量和植入剂量可以取决于应用和所选择的工艺流程而变化。执行该非晶化离子植入工艺216，其植入能量可以落在约10kev到约30kev的使用范围内，而氮离子的剂量可落入约1e¹⁴ions/cm²到约1e¹⁶ions/cm²的范围内。氮离子植入工艺210的深度与非晶化离子植入工艺216的深度可以是相同的。

执行非晶化离子植入工艺216之前，该方法可以进一步包括执行如上面图2a和2b中描述的延伸离子植入工艺207。

在另一个实施例中，非晶化离子植入工艺是在氮离子植入工艺之后执行。另外，在另一个实施例中，非晶化离子植入工艺和氮离子植入工艺是同时执行的。

应力区经由执行非晶化离子植入工艺、或是氮离子植入工艺、或是非晶化离子植入工艺和氮离子植入工艺这两个工艺同时执行时形成。因此，如果在氮离子植入工艺前执行非晶化离子植入工艺，则应力区由非晶化离子植入工艺形成。如果在非晶化离子植入工艺前执行氮离子植入工艺，则应力区由氮离子植入工艺形成。如果同时执行非晶化离子植入工艺和氮离子植入工艺，则应力区由非晶化离子植入工艺及氮离子植入工艺两者形成。

在任何所述实施例中，栅极结构203可以包括高-k栅极绝缘层和栅电极，其中该栅电极包括至少一个金属层。在另一个实施例中，栅极结构可以包括二氧化硅栅极绝缘层和栅电极，其中栅电极包括多晶硅层。

在任何所述实施例的nmos晶体管装置200之上形成覆盖材料层213时，一个薄的(约2-4纳米)衬里层212可经由执行cvd或ald工艺被共形地(conformably)沉积在该装置200上。衬里层212可以由二氧化硅构成。而后，覆盖材料层213可在晶体管200之上形成。覆盖材料层213可以包括诸如氮化硅的材料，它可具有约为20-80纳米的厚度。覆盖材料层213可形成具有或不具有任何内应力。

因此，在任何所述实施例中，覆盖材料层213可以包括氮化硅。在另一个实施例中，覆盖材料层213可以包括沉积在氧化硅层上方的氮化硅层。

在任何所述实施例中，应力成形退火工艺214可在惰性环境(例如，n2)中以约600℃至约800℃的温度范围内进行。该应力成形退火工艺214的持续时间可以是大约10分钟。在另一个实施例中，应力成形退火工艺214可以在约950℃至约1050℃的温度范围内，在惰性环境中执行快速热尖峰退火工艺(rapidthermalspikeannealprocess)。

如在图3c和图4d所示，应力成形退火工艺214导致形成示意性描绘的堆垛层错215。如图1b所示，按照本文所公开的方法制备的改进装置的tem照片可以看出完全形成的堆垛层错14。这样完全形成的堆垛层错14无法使用传统的制造程序在类似尺寸的装置上产生，如在图1a中可以看出者。

图1b是执行本文公开的方法制造的装置的tem，其中氮离子植入工艺210在非晶化离子植入工艺216之后执行，如所述，与现有的处理技术相反，该装置显示出完整形状的堆垛层错14。在不试图限制本文所公开的发明的情况下，一般相信将氮离子引入基板会降低用于此种堆垛层错14的形成能量。因此，对于小lod尺寸的装置，堆垛层错14仍可形成相邻于有源区的自由表面，即，有源区和隔离材料之间的界面。当然，对于具有较长lod的装置，即位于远离有源区的边缘者，仍将形成所需的堆垛层错14。因此，使用本文描述的方法，如图1b中的装置显示出比图1a中所示的现有技术装置更佳的相对电性效能。更具体而言，所公开的应力记忆技术导致相较于现有技术装置中的接面漏电流减少高达六倍。所公开的应力记忆技术还导致跨晶圆驱动电流的变动相较于现有技术的装置显著减少。

图3d和4e描绘经由执行一或多个蚀刻工艺而依序将该覆盖材料层213和该衬里层212从装置200移除之后的装置200。

任何所述实施例可进一步包括下列步骤：移除该覆盖材料层213；和形成源极和漏极区，如图5中的源极和漏极区218，其中，源极和漏极区被通道区230分隔开，其中该源极和漏极区具有源极和漏极区深度250，而其中，应力区深度240大于源极和漏极区深度250。形成源极和漏极区的步骤可经由本领域中已知的任何工艺来执行。源极和漏极区深度250可根据应用而变化。例如从基板的表面测得，源极和漏极区深度250可以是大约20至30纳米。

参照图5，源极和漏极区经由执行源极和漏极离子植入工艺217而形成，通过将源极和漏极掺杂材料植入应力区211中，从而形成源极和漏极区218；并执行源极和漏极的活化退火工艺以活化源极和漏极掺杂材料。源极和漏极掺杂材料可以选自包括锗、碳、砷、磷、以及它们的任何混合物所组成的群组。

执行源极和漏极活化退火工艺来修复基板201的晶体结构中的任何损坏，并活化植入的掺杂材料。这种源极和漏极活化退火工艺修复因源极和漏极离子植入工艺带来的源极和漏极区非晶化，即，它们恢复到基板的原始结晶结构。

参照图6a和6b，源极和漏极区可以由外延沉积工艺形成，例如，在应力区211上外延生长额外的半导体材料219，如在图6a中所描绘。该额外的半导体材料219将构成最终凸起的源极和漏极区220的上部。该额外的半导体材料219可包括各种不同的材料，例如，硅、硅碳、硅磷、硅碳磷及其他合适的材料。然后，该方法将涉及：执行源极和漏极离子植入工艺260，经由将源极和漏极掺杂材料植入到额外的半导体材料219及应力区211，从而形成凸起的源极和漏极区220，如在图6b中所描绘；并执行源极和漏极活化退火工艺以活化源极和漏极掺杂材料。源极和漏极掺杂材料可以选自包括锗、碳、砷、磷、以及它们的任何混合物所组成的群组。

或者，参照图7a至7c，源极和漏极区可经由在基板201形成源极和漏极空腔221而形成，其中该源极和漏极空腔221由通道区230隔开，如在图7a中所示；在源极和漏极空腔221内外延生长源极和漏极区222，如在图7b中所示；执行源极和漏极离子植入工艺223，经由植入源极和漏极掺杂材料到源极和漏极区222，如在图7c中所示；并执行源极和漏极活化退火工艺以活化源极和漏极掺杂材料。在这个工艺中，源极和漏极掺杂材料可以选自包括锗、碳、砷、磷、以及它们的任何混合物所组成的群组。

在另一个实施例中，源极和漏极区可经由在基板中形成源极和漏极区空腔(类似于在图7a中所示的源极和漏极空腔221)而形成，其中该源极和漏极空腔由通道区分隔开；并且，利用原位(insitu)掺杂的半导体材料，在该源极和漏极空腔内外延生长源极和漏极区。在本实施例中，该原位掺杂的半导体材料可以用磷掺杂。

源极和漏极区的形成也可以采用其它的已知方法，并且都在本文所描述的方法的范围之内。

关于所有所述的实施例，在形成源极和漏极区之后，可以执行额外的处理操作以将装置并入到集成电路，例如，形成源极/漏极接触点，形成栅极接触点，及在装置200之上形成各种金属化层。

所描述的方法导致了晶体管装置的改善。因此，在一个实施例中，本申请内容涉及nmos晶体管装置，其包括：

基板；

栅极结构，设置在该基板上方；

通道区，至少部分在该栅极结构下方；

其中，该基板包括含氮的应力区，其中，该应力区由该通道区分隔开，其中，该应力区包括至少一个堆垛层错；以及其中，该应力区具有应力区深度；以及

源极和漏极区，包含源极和漏极掺杂材料；其中，该源极和漏极区位于该应力区，其中，该源极和漏极区被该通道区隔开；其中，该源极和漏极区具有源极和漏极区深度；以及其中，该应力区深度大于该源极和漏极区深度。

例如，参考图5，该nmos晶体管装置200可以包括：

基板201；

栅极结构203，设置在该基板201上方；

通道区230，至少部分在该栅极结构203下方；

其中，该基板201包括含氮的应力区211，其中，该应力区由通道区230分隔开，其中，该应力区211包括至少一个堆垛层错215；以及其中该应力区211具有应力区深度240；以及

源极和漏极区218，包含源极和漏极掺杂材料；其中，该源极和漏极区218位于该应力区211，其中，该源极和漏极区218被该通道区230隔开；其中，该源极和漏极区218具有源极和漏极区深度250；以及其中，该应力区深度240大于该源极和漏极区深度250。

在一个实施例中，nmos晶体管装置的应力区还包括锗。

上面公开的特定实施例仅是说明性的，因为本发明可以被本领域中且得到本文教导的益处的技术人员显而易见的修改且以不同但等效的方式实施。例如，上述的工艺步骤可以以不同的顺序来执行。此外，除了权利要求中所描述的以外，于本文所示的构造或设计的细节没有任何限制意图。因此，显然，上面公开的特定实施例可改变或修改并且所有这些变化都在本发明的范围和精神内。因此，本文所寻求的保护在权利要求中阐述。