半导体结构的形成方法与流程

本发明涉及半导体领域，尤其涉及一种半导体结构的形成方法。

背景技术：

集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(mos晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体器件的几何尺寸遵循摩尔定律不断缩小。当半导体器件尺寸减小到一定程度时，各种因为半导体器件的物理极限所带来的二级效应相继出现，半导体器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体器件漏电流大的问题。半导体器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。

当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体器件的漏电流。

尽管高k金属栅极的引入能够在一定程度上改善半导体器件的电学性能，但是现有技术形成的半导体器件的电学性能仍有待提高。

技术实现要素：

本发明解决的问题是提供一种半导体结构的形成方法，优化半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成界面层；对所述基底进行至少一次膜层形成工艺，在所述界面层上形成高k栅介质层；其中，所述膜层形成工艺的步骤包括：通过含氯的前驱体在所述界面层上形成中间高k栅介质层；采用含氢气体对所述中间高k栅介质层进行等离子体处理；在所述高k栅介质层上形成栅电极层。

可选的，所述高k栅介质层的材料为hfo2、hfsio、hfsion、hftao、hftio和hfzro中的一种或多种。

可选的，采用原子层沉积工艺形成所述中间高k栅介质层。

可选的，所述膜层形成工艺中，所述原子层沉积工艺所采用的前驱体包括hfcl4。

可选的，所述栅介质层的材料为hfo2；所述原子层沉积工艺参数包括：向原子层沉积室内通入的前驱体包括hfcl4和h2o，hfcl4的气体流量为100sccm至500sccm，h2o的气体流量为100sccm至500sccm，工艺温度为250摄氏度至400摄氏度，压强为2托至6托，沉积次数为3次至7次。

可选的，所述界面层的材料为氧化硅或碳氮氧化硅。

可选的，采用含氢气体对所述中间高k栅介质层进行等离子体处理的步骤中，所述等离子体处理为远程等离子体处理工艺。

可选的，所述远程等离子体处理工艺的步骤包括：将所述基底置于等离子体处理腔室中；将所述含氢气体等离子体化，形成氢的高能等离子体；将所述氢的高能等离子体通入所述等离子体处理腔室中；采用所述氢的高能等离子体对所述中间高k栅介质层进行轰击，高能h原子吸附所述中间高k栅介质层中的cl原子形成h-cl键，且使cl原子远离所述中间高k栅介质层表面。

可选的，采用含氢气体对所述中间高k栅介质层进行等离子体处理的步骤中，所述含氢气体为h2。

可选的，所述等离子体处理的参数包括：功率为300w至600w，压强为2torr至6torr，工艺时间为5s至30s，h2的气体流量为100sccm至500sccm。

可选的，采用含氢气体对所述中间高k栅介质层进行等离子体处理的步骤中，所述含氢气体为h2o。

可选的，所述等离子体处理的参数包括：功率为300w至600w，压强为2torr至6torr，工艺时间为5s至30s，h2o的气体流量为100sccm至500sccm。

可选的，在所述基底上形成界面层的步骤中，形成的界面层厚度小于界面层目标厚度，且差值为至

可选的，提供基底后，在所述基底上形成界面层之前，所述形成方法还包括：在所述基底上形成伪栅结构；在所述伪栅结构两侧的基底内形成源漏掺杂区；形成所述源漏掺杂区后，在所述伪栅结构之间的基底上形成层间介质层，所述层间介质层覆盖所述伪栅结构侧壁；去除所述伪栅结构，在所述层间介质层中形成露出所述基底的开口；在所述基底上形成界面层的步骤中，在所述开口底部形成界面层；在所述界面层上形成高k栅介质层的步骤中，在所述界面层上以及开口侧壁上形成高k栅介质层；在所述高k栅介质层上形成栅电极层的步骤中，在所述高k栅介质层上形成填充满所述开口的栅电极层。

可选的，所述界面层位于所述基底的整个表面；在所述高k栅介质层上形成栅电极层后，所述形成方法还包括：图形化所述栅电极层以及高k栅介质层，形成栅极结构；在所述栅极结构两侧的基底内形成源漏掺杂区；形成所述源漏掺杂区后，在所述栅极结构之间的基底上形成层间介质层，所述层间介质层覆盖所述栅极结构侧壁。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在形成界面层后，对所述基底进行至少一次膜层形成工艺以形成栅介质层；其中，所述膜层形成工艺的步骤包括：通过含氯的前驱体在所述界面层上形成中间高k栅介质层；采用含氢气体对所述中间高k栅介质层进行等离子体处理；形成所述中间高k栅介质层后，在所述等离子体处理下，带高能的h原子能够吸附所述中间高k栅介质层中的cl杂质原子形成h-cl键，且使所述cl杂质原子远离所述中间高k栅介质层表面，使最终所形成高k栅介质层中的cl杂质原子含量下降或为零，且未引入其他杂质元素，从而改善了所述高k栅介质层和界面层之间的界面性能，降低了所述高k栅介质层的等效栅氧厚度，进而提高半导体器件的电学性能。

可选方案中，当所述等离子体处理所采用的含氢气体为h2o时，在所述基底上形成界面层的步骤中，形成的界面层厚度小于界面层目标厚度，且差值为至从而弥补所述等离子体处理对所述基底的氧化影响，使形成所述高k栅介质层后，所述界面层的最终厚度达到目标厚度，进而避免对半导体器件的电学性能产生不良影响。

可选方案中，所述原子层沉积工艺的沉积次数为3次至7次；所述沉积次数设定合理，从而使等离子体处理的次数相应合理，避免了制造效率的下降，同时，还可以保证所述等离子体处理能够较好地发挥吸附cl杂质原子的作用，避免所述等离子体处理后所述高k栅介质层中过多cl原子的残留。

附图说明

图1至图10是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图；

图11至图14是本发明半导体结构的形成方法另一实施例中各步骤对应结构示意图。

具体实施方式

由背景技术可知，随着半导体器件技术节点不断减小，目前采用高k栅介质材料代替传统的二氧化硅栅介质材料，以改善半导体器件漏电流和等效栅氧厚度(eot)等问题。但是，半导体器件的电学性能仍有待提高。结合一种半导体结构的形成方法分析其原因。

所述形成方法包括：提供基底；在所述基底上形成界面层；采用原子层沉积工艺，在所述界面层上形成高k栅介质层；在所述高k栅介质层上形成栅电极层。

hfo2是目前被广泛采用的高k栅介质材料；所述原子层沉积工艺相应所采用的前驱体为主要为hfcl4和h2o。但是，形成材料为hfo2的高k栅介质层后，所述高k栅介质层内具有残留的cl原子，所述cl原子成为所述高k栅介质层的杂质原子，从而导致所述高k栅介质层和界面层之间的界面性能降低，还增加所述高k栅介质层的等效栅氧厚度，从而导致半导体器件的电学性能下降。

为了解决cl杂质原子的问题，采用金属有机前驱体作为所述原子层沉积工艺的前驱体，例如采用四(二甲胺)铪(tdmah)或四(乙基甲胺基)铪(tdeah)，所述前驱体中不含cl原子，因此不会引入cl杂质原子，但相应会引入其他杂质，例如c，且所述金属有机前驱体容易分解而引入杂质缺陷，因此仍旧会对半导体器件的电学性能带来不良影响。

为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成界面层；对所述基底进行至少一次膜层形成工艺，在所述界面层上形成高k栅介质层；其中，所述膜层形成工艺的步骤包括：通过含氯的前驱体在所述界面层上形成中间高k栅介质层；采用含氢气体对所述中间高k栅介质层进行等离子体处理；在所述高k栅介质层上形成栅电极层。

本发明在形成界面层后，对所述基底进行至少一次膜层形成工艺以形成栅介质层；其中，所述膜层形成工艺的步骤包括：通过含氯的前驱体在所述界面层上形成中间高k栅介质层；采用含氢气体对所述中间高k栅介质层进行等离子体处理；形成所述中间高k栅介质层后，在所述等离子体处理下，带高能的h原子能够吸附所述中间高k栅介质层中的cl杂质原子形成h-cl键，且使所述cl杂质原子远离所述中间高k栅介质层表面，使最终所形成高k栅介质层中的cl杂质原子含量下降或为零，且未引入其他杂质元素，从而改善了所述高k栅介质层和界面层之间的界面性能，降低了所述高k栅介质层的等效栅氧厚度，进而提高半导体器件的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图10是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。

参考图1，提供基底100。

所述基底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述基底100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述基底100的材料为硅。

需要说明的是，所述基底100内还形成有隔离结构(图未示)，所述隔离结构用于电隔离相邻有源区(activearea，aa)。

本实施例中，，所述基底100用于形成平面晶体管，所述基底100为平面基底。

在其他实施例中，所述基底还可以用于形成鳍式场效应管；相应的，所述基底包括：衬底以及位于所述衬底上分立的鳍部、位于相邻所述鳍部之间衬底上的隔离结构，其中，所述隔离结构覆盖所述鳍部的部分侧壁表面，且所述隔离结构顶部低于所述鳍部顶部。

结合参考图1至图3，需要说明的是，提供基底100后，所述形成方法还包括：在所述基底100上形成伪栅结构101；在所述伪栅结构101两侧的基底100内形成源漏掺杂区(图未示)；形成所述源漏掺杂区后，在所述伪栅结构101之间的基底100上形成层间介质层102，所述层间介质层102覆盖所述伪栅结构101侧壁；去除所述伪栅结构101，在所述层间介质层102中形成露出所述基底100的开口103。

所述伪栅结构101为后续形成半导体结构的栅极结构占据空间位置。所述伪栅结构101为单层结构或叠层结构。所述伪栅结构101包括伪栅层；或者所述伪栅结构101包括伪氧化层以及位于所述伪氧化层上的伪栅层。其中，所述伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层的材料为氧化硅或氮氧化硅。

具体地，形成所述伪栅结构101的步骤包括：在所述基底100上形成伪栅膜；图形化所述伪栅膜，去除位于部分基底100上的伪栅膜，形成所述伪栅结构101。本实施例中，形成所述伪栅结构101后，还在所述伪栅结构101的侧壁表面形成侧墙(未标示)。

所述侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙可以为单层结构或叠层结构。本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。

当所述基底100用于形成nmos器件时，所述源漏掺杂区的掺杂离子为n型离子，例如为p、as或sb；当所述基底100用于形成pmos器件时，所述源漏掺杂区的掺杂离子为p型离子，例如为b、ga或in。

需要说明的是，在其他实施例中，所述基底用于形成鳍式场效应管晶体管；相应的，在所述基底上形成伪栅结构的步骤中，所述伪栅结构位于部分隔离结构表面，且所述伪栅结构横跨所述鳍部，覆盖所述鳍部的部分顶部表面和侧壁表面，所述源漏掺杂区位于所述伪栅结构两侧的鳍部内。

本实施例中，所述层间介质层102顶部与所述伪栅结构101顶部齐平。形成所述层间介质层102的工艺步骤包括：在所述伪栅结构101之间的基底100上形成层间介质膜，所述层间介质膜覆盖所述伪栅结构101的顶部和侧壁，且所述层间介质膜顶部高于所述伪栅结构101顶部；去除高于所述伪栅结构101顶部的层间介质膜，形成所述层间介质层102。

所述层间介质层102的材料可以为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述层间介质层102的材料为氧化硅。

本实施例中，所述开口103为后续形成栅极结构提供空间位置。

参考图4，在所述基底100上形成界面层104。

一方面，所述界面层104作为后续栅极结构的一部分，与后续所形成高k栅介质层构成的叠层结构作为栅介质层；另一方面，所述界面层104为后续形成高k栅介质层提供良好的界面基础，从而提高所形成高k栅介质层的质量，且避免高k栅介质层与所述基底100直接接触造成的不良影响。

本实施例中，所述界面层104位于所述基底100的部分表面，在暴露出的所述基底100上形成所述界面层104。具体地，在所述开口103底部形成所述界面层104。

所述界面层104的材料可以为氧化硅或碳氮氧化硅；可以采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述界面层104，还能够采用氧化工艺形成所述界面层104。

本实施例中，所述界面层104的材料为氧化硅。为了提高所述界面层104与所述基底100之间的界面性能，采用热氧化(thermaloxidation)工艺，在所述基底100上形成所述界面层104；其中，热氧化工艺为干氧氧化或湿氧氧化。在采用热氧化工艺形成所述界面层104的工艺过程中，向反应腔室内通入氧化气体作为氧源；为了降低所述热氧化工艺对所述基底100的氧化速率，还能够向所述反应腔室内通入硅源。

本实施例中，所述热氧化工艺的参数包括：所述氧化气体包括o2、h2o、no或n2o，氧化气体的气体流量为10sccm至100sccm，腔室温度为500℃至850℃。

结合参考图5至图9，其中图7和图8是采用含氢气体进行等离子体处理的原理图，对所述基底100进行至少一次膜层形成工艺，在所述界面层104上形成高k栅介质层106(如图9所示)；其中，所述膜层形成工艺的步骤包括：通过含氯的前驱体在所述界面层104上形成中间高k栅介质层105(如图5所示)；采用含氢气体对所述中间高k栅介质层105进行等离子体处理106(如图6所示)。

本实施例中，所述基底100上形成有层间介质层102，所述层间介质层102内具有露出所述界面层104顶部的开口103，因此，在所述界面层104上形成高k栅介质层106的步骤中，在所述界面层104上以及开口103侧壁上形成高k栅介质层106。形成所述高k栅介质层106后，所述高k栅介质层106还位于所述层间介质层102顶部。

所述高k栅介质层106的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料；所述高k栅介质层106的材料可以为hfo2、hfsio、hfsion、hftao、hftio和hfzro中的一种或多种。本实施例中，所述高k栅介质层106的材料为hfo2，相应的，所述中间高k栅介质层105的材料也为hfo2。

本实施例中，采用原子层沉积工艺形成所述中间高k栅介质层105；相应的，所述原子层沉积工艺的前驱体包括hfcl4。

具体地，所述原子层沉积工艺参数包括：向原子层沉积室内通入的前驱体包括hfcl4和h2o，hfcl4的气体流量为100sccm至500sccm，h2o的气体流量为100sccm至500sccm，压强为2托至6托。

需要说明的是，所述原子层沉积工艺的工艺温度不宜过低，也不宜过高。当工艺温度过低时，容易导致每次沉积工艺的沉积速度过慢，从而导致所述中间高k栅介质层105的厚度较薄，或者需要增加工艺时间以达到目标厚度值，从而降低所述中间高k栅介质层105的形成效率；当工艺温度过高时，容易导致所述前驱体的热分解，从而引入类似化学气相沉积的现象，进而影响所述中间高k栅介质层105的纯度和台阶覆盖性，最终降低所述高k栅介质层106的形成质量。为此，本实施例中，工艺温度为250摄氏度至400摄氏度。

还需要说明的是，如果沉积次数过少，为了使所形成的高k栅介质层106的厚度满足目标厚度，所需要进行的膜层形成工艺的次数也相应过多，即所述原子层沉积工艺和等离子体处理的次数过多，虽然使所述高k栅介质层106中的cl杂质原子含量下降或为零的效果较好，但是相应会导致形成满足目标厚度的高k栅介质层106所需的工艺时间增加，从而导致制造效率下降；如果沉积次数过多，为了使所形成的高k栅介质层106的厚度满足目标厚度，所需要进行的膜层形成工艺的次数也相应过少，即所述等离子体处理的次数过少，而沉积次数过多会导致所述中间高k栅介质层105中的cl杂质原子含量较高，容易导致所述等离子体处理吸附cl杂质原子的效果较差，从而导致所述高k栅介质层106中的cl杂质原子含量较高。综合上述两方面考虑，本实施例中，将所述原子层沉积工艺的沉积次数控制在3次至7次的范围内。

基于所述设定的工艺温度和沉积次数，将腔室压强、气体流量设定在合理范围值内，从而保证所述中间高k栅介质层105的高纯度和良好台阶覆盖性，并使所形成的中间高k栅介质层105满足目标厚度值，进而提高所述高k栅介质层106的形成质量。

此外，形成中间高k栅介质层105的工艺过程中，所述原子层沉积工艺的沉积次数控制在3次至7次的范围内；所述原子层沉积工艺的步骤还包括：在每一次沉积后，对所述基底100进行一次清洗(purge)工艺，以去除所述界面层104上多余的原子，以保证形成单层原子层，从而使3次至7次的沉积次数所对应的中间高k栅介质层105的原子层层数为3层至7层。

通过采用含氢气体对所述中间高k栅介质层105进行等离子体处理106，产生的等离子体包括高能(highenergy)h原子，所述高能h原子可以吸附所述中间高k栅介质层105中的cl杂质原子形成h-cl键，且使所述cl杂质原子远离所述中间高k栅介质层105表面，从而使所形成高k栅介质层106中的cl杂质原子含量下降或为零。

本实施例中，所述等离子体处理106为远程等离子体处理工艺(remoteplasmatreatment)。其中远程指的是：在等离子体处理腔室以外，使含氢气体形成等离子体，也就是说，形成等离子体和进行等离子体处理106的步骤在不同反应腔室中进行，从而可以避免形成等离子体的工艺对等离子体处理106的效果产生不良影响。

具体地，所述远程等离子体处理工艺的步骤包括：将所述基底100置于等离子体处理腔室中；将所述含氢气体等离子体化，形成氢的高能等离子体；将所述氢的高能等离子体通入所述等离子体处理腔室中；采用所述氢的高能等离子体，对所述中间高k栅介质层105进行轰击，高能h原子吸附所述中间高k栅介质层105中的cl原子形成h-cl键，且使cl原子远离所述中间高k栅介质层105表面。

本实施例中，所述含氢气体为h2，从而经等离子体化后形成氢的高能等离子体。在其他实施例中，所述含氢气体还可以为h2o。

需要说明的是，h2的气体流量和功率不宜过小，也不宜过大。如果所述气体流量过小或功率过小，相应产生的等离子体过少，容易导致对所述中间高k栅介质层105所进行等离子体处理106的效果较差，难以降低所述高k栅介质层106中的cl杂质原子含量；如果所述气体流量过大或功率过大，相应产生的等离子体过多，从而容易导致h残留。为此，本实施例中，功率为300w至600w，h2的气体流量为100sccm至500sccm。

工艺时间不宜过少，也不宜过多。如果工艺时间过少，相应对所述中间高k栅介质层105所形成等离子体处理106的效果较差，在所述工艺时间下降低所述高k栅介质层106中的cl杂质原子含量的效果较差；如果工艺时间过长，反而浪费工艺时间，而且容易增加工艺风险。为此，本实施例中，所述等离子体处理106的工艺时间为5s至30s。

基于所述设定的气体流量、功率和工艺时间，将腔室压强设定在合理范围值内，从而可以达到使所述高k栅介质层106中cl杂质原子含量下降或为零的效果。本实施例中，所述等离子体处理腔室的压强为2torr至6torr。

结合参考图7和图8，示出了采用含氢气体进行所述等离子体处理106的原理图，其中，原子115表示hf原子，原子125表示o原子，原子135表示h原子，原子145表示cl原子，原子136表示等离子体化的h原子。本实施例中，所述原子层沉积工艺所采用的前驱体包括hfcl4和h2o，沉积3层至7层的原子层后，hf原子115和o原子125相结合形成hfo2材料的中间高k栅介质层105，但是cl原子145会残留于所述中间高k栅介质层105中而成为杂质原子。

通过采用含氢气体对所述中间高k栅介质层105进行等离子体处理106，含氢气体经等离子体化后，等离子体化的h原子136具有较高的能量，高能h原子136可以吸附所述中间高k栅介质层105中的cl原子145以形成h-cl键，且使所述cl杂质原子远离所述中间高k栅介质层105；因此，完成所述等离子体处理106后，所述中间高k栅介质层105中的cl杂质原子含量下降或为零，从而可以提高所形成高k栅介质层106和所述界面层104之间的界面性能，还可以改善所述高k栅介质层106的等效栅氧厚度。

还需要说明的是，采用含氢气体对所述中间高k栅介质层105进行等离子体处理106后，还包括步骤：对所述中间高k栅介质层105进行清洗处理(purge)，以去除所述中间高k栅介质层105表面的残留原子，促进cl原子145远离所述中间高k栅介质层105表面。

此外，所述含氢气体对所述中间高k栅介质层105进行等离子体处理106，所形成等离子体中的原子类型与所述中间高k栅介质层105材料中的原子类型相同，因此，所述等离子体处理106还可以避免杂质的引入。

本实施例中，经多次膜层形成工艺后，也就是说，经多次所述原子层沉积工艺和等离子体处理106后，多层所述中间高k栅介质层105相叠加，以形成满足目标厚度的所述高k栅介质层106。

需要说明的是，所述膜层形成工艺的次数可以根据所述高k栅介质层106的目标厚度进行调整。所以在其他实施例中，还可以仅采用一次膜层形成工艺，即一次原子层沉积工艺和等离子体处理。

参考图10，在所述高k栅介质层106上形成栅电极层107。

本实施例中，在所述高k栅介质层106上形成栅电极层107的步骤中，在所述高k栅介质层106上形成填充满所述开口103(如图9所示)的栅电极层107。

具体地，形成所述栅电极层107的步骤包括：在所述高k栅介质层106上形成填充满所述开口103的栅电极膜，所述栅电极膜顶部高于所述高k栅介质层106顶部；研磨去除高于所述层间介质层102顶部的栅电极膜，还研磨去除所述高于层间介质层102顶部的高k栅介质层106，剩余所述栅电极膜为所述栅电极层107。

所述栅电极层107为单层结构或叠层结构。本实施例中，所述栅电极层107包括：位于所述高k栅介质层106上的功函数层以及位于所述功函数层上的电极层，其中，所述电极层的材料包括al、cu、ag、au、pt、ni、ti或w。

当所形成的半导体结构为nmos器件时，所述功函数层的材料为n型功函数材料，包括tial、taaln、tialn、mon、tacn或aln中的一种或几种；当所形成的半导体结构为pmos器件时，所述功函数层的材料为p型功函数材料，包括ta、tin、tan、tasin、tisin中的一种或几种。

在其他实施例中，所述栅电极层还能够为单层结构，所述栅电极层的材料包括al、cu、ag、au、pt、ni、ti或w。

需要说明的是，本实施例中，以后形成高k栅介质层后形成金属栅极(highklastmetalgatelast)的工艺为例进行说明。在其他实施例中，还能够采用先形成高k栅介质层后形成金属栅极(highkfirstmetalgatelast)的工艺，具体的，所述界面层位于基底的整个表面，在所述高k栅介质层上形成栅电极层之前，在所述高k栅介质层表面形成伪栅膜；图形化所述伪栅膜以及高k栅介质层，从而在图形化后的高k栅介质层上形成伪栅结构；在所述伪栅结构两侧的基底内形成源漏掺杂区；在所述伪栅结构之间的基底上形成层间介质层，所述层间介质层覆盖所述伪栅结构侧壁；去除所述伪栅结构，在所述层间介质层内形成露出所述高k栅介质层的开口；在所述高k栅介质层上形成填充满所述开口的栅电极层。

在另一实施例中，还能够采用先形成高k栅介质层先形成金属栅极(highkfirstmetalgatefirst)的工艺。具体的，所述界面层位于基底的整个表面，在所述高k栅介质层上形成栅电极层后，所述形成方法还包括：图形化所述栅电极层以及高k栅介质层，形成栅极结构；在所述栅极结构两侧的基底内形成源漏掺杂区；形成所述源漏掺杂区后，在所述栅极结构之间的基底上形成层间介质层，所述层间介质层覆盖所述栅极结构侧壁。

本实施例中，形成所述中间高k栅介质层105(如图5所示)后，在所述等离子体处理106(如图6所示)下，带高能的h原子136(如图8所示)能够吸附所述中间高k栅介质层105中的cl杂质原子形成h-cl键，且使所述cl杂质原子远离所述中间高k栅介质层105表面，使最终所形成高k栅介质层106(如图9所示)中的cl杂质原子含量下降或为零，且未引入其他杂质元素，从而改善了所述高k栅介质层106和界面层104之间的界面性能，降低了所述高k栅介质层106的等效栅氧厚度，进而提高半导体器件的电学性能。

参考图11至图14，示出了本发明半导体结构的形成方法另一实施例中各步骤对应结构示意图。

本实施例与前述实施例的不同之处在于：本实施例中，采用含氢气体对所述中间高k栅介质层205(如图12所示)进行等离子体处理206(如图12所示)的步骤中，所述含氢气体为h2o。

以下将结合附图，对本实施例半导体结构的形成方法做详细说明。

参考图11，提供基底200；在所述基底200上形成界面层204。

本实施例中，提供基底200后，在所述基底200上形成具有开口203的层间介质层202，所述开口203露出所述基底300；在所述基底200上形成界面层204的步骤中，在所述开口203底部形成所述界面层204。

对所述基底200、层间介质层202、开口203和界面层204的形成步骤，可参考前述实施例的相应描述，在此不再赘述。

需要说明的是，后续形成高k栅介质层的膜层形成工艺中，采用h2o对所形成的中间高k栅介质层进行等离子体处理时，h2o经等离子体化形成等离子后，o原子还透过所述界面层204扩散至所述基底200内，从而氧化部分厚度的所述基底200，形成氧化硅材料的基底；部分厚度基底200经氧化后转化成所述界面层204的一部分，相应的，导致所述界面层204的厚度增加。

本实施例中，部分厚度基底200经氧化转化成氧化硅材料，所述氧化硅材料的基底厚度为至也就是说，采用h2o对所形成的中间高k栅介质层进行等离子体处理后，导致所述界面层204的厚度增加至

因此，为了后续形成高k栅介质层后，使所述界面层204的最终厚度仍旧满足目标厚度，本实施例中，在所述基底200上形成界面层204的步骤中，形成的界面层204厚度小于界面层204目标厚度，且差值为至从而弥补后续所述界面层204的厚度增加量。

结合参考图12和图13，对所述基底200进行至少一次膜层形成工艺，在所述界面层204上形成高k栅介质层206(如图13所示)；其中，所述膜层形成工艺的步骤包括：通过含氯的前驱体在所述界面层204上形成中间高k栅介质层205(如图12所示)；采用含氢气体对所述中间高k栅介质层205进行等离子体处理206(如图12所示)。

对形成所述中间高k栅介质层205的步骤，可参考前述实施例的相应描述，在此不再赘述。

本实施例中，所述等离子体处理206的步骤中，所述含氢气体为h2o。具体地，所述等离子体处理206的参数包括：功率为300w至600w，压强为2torr至6torr，工艺时间为5s至30s，h2o的气体流量为100sccm至500sccm。

关于所述等离子体处理206的具体所述，可参考前述实施例的相应描述，在此不再赘述。

需要说明的是，h2o经等离子体化形成等离子后，o原子还透过所述界面层204扩散至所述基底200内，从而氧化部分厚度的所述基底200，形成氧化硅材料的基底。本实施例中，形成高k栅介质层206后，至厚度范围内的基底200经氧化转化成氧化硅层，所形成的氧化硅层成为所述界面层204的一部分，从而使得所述界面层204的厚度相应增加至而前述形成所述界面层204时，形成的界面层204厚度小于界面层204目标厚度，且差值为至因此形成所述高k栅介质层206后，使得所述界面层204的最终厚度可以满足目标厚度。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。