芯片封装结构及方法与流程

本发明实施例涉及芯片制造技术领域，尤其涉及一种芯片封装结构及方法。

背景技术：

随着电子产品的小型化，高性能化发展，系统集成度也日益提高。

硅通孔技术(Through Silicon Via，TSV)技术是一项高密度封装技术，通过铜、钨、多晶硅等导电物质的填充，实现硅通孔的垂直电气互连。硅通孔转接板技术(Though-Silicon-Via Interposer，TSV Interposer)作为3D SIP技术的主流分支，主要采用单层或者多层的插入式堆叠形式。扇出形(Fan out)晶圆封装是基于晶圆重构技术，将芯片重新布置到一块人工晶圆上，然后按照与标准WLP(Wafer Level Package，晶片级封装)工艺类似的步骤进行封装。

但是现有技术中芯片单一的扇出形(Fan out)晶圆封装或者单一硅通孔转接板技术的封装而成的电路功能单一，空间利用率低，无法实现高集成复杂的电路功能。

技术实现要素：

本发明实施例提供一种芯片封装结构及方法，能够避免现有技术中芯片封装空间利用率低、电路功能单一的问题，提高芯片封装的集成度。

第一方面，本发明实施例提供了一种芯片封装结构，包括：

衬底基板，包括第一侧面和第二侧面，所述衬底基板中形成有至少一个贯通所述第一侧面和第二侧面的通孔，所述通孔内设置第一导电柱；

第一重布线层，设置在所述衬底基板的第一侧面，且与所述第一导电柱电连接；

第二重布线层，设置在所述衬底基板的第二侧面，且与所述第一导电柱电连接，所述第二重布线层与第一对外连接凸点电连接；

至少一个正装芯片，设置在所述第一重布线层远离所述衬底基板的一侧，所述正装芯片的电极通过导电线键合与所述第一重布线层电连接。

第二方面，本发明实施例还提供了一种芯片封装方法，包括：

提供衬底基板，所述衬底基板包括第一侧面和第二侧面，所述衬底基板中形成有至少一个贯通所述第一侧面和第二侧面的通孔，所述通孔内设置第一导电柱；

在所述衬底基板的第一侧面制作第一重布线层，且与所述第一导电柱电连接；

在所述衬底基板的第二侧面制作第二重布线层，且与所述第一导电柱电连接，所述第二重布线层与第一对外连接凸点电连接；

提供至少一个正装芯片，设置在所述第一重布线层远离所述衬底基板的一侧，所述正装芯片的电极通过导电线键合与所述第一重布线层电连接。

本发明实施例提供了一种芯片封装结构及方法，通过在衬底基板形成至少一个贯通第一侧面与第二侧面的通孔，在通孔设置第一导电柱，在衬底基板的第一侧面制备第一重布线层，在衬底基板的第二侧面制备第二重布线层，以及正装芯片的电极通过导电线键合与所述第一重布线层电连接，解决了现有技术中芯片封装空间利用率低、电路功能单一的问题，使得可以实现更为复杂的线路设计，从而获得更复杂的电路功能，提高了芯片单位面积上的输入/输出设备接口，提高芯片集成度与电学性能。

附图说明

图1是本发明实施例一中的一种芯片封装结构的示意图；

图2是本发明实施例二中的一种芯片封装方法的流程图；

图3A是本发明实施例二中的一种芯片封装方法提供衬底的流程图；

图3B是本发明实施例二中的一种芯片封装结构中刻蚀通孔的示意图；

图3C是本发明实施例二中的一种芯片封装结构中沉积第一绝缘层的示意图；

图3D是本发明实施例二中的一种芯片封装结构中制备第一导电柱的示意图；

图3E是本发明实施例二中的一种芯片封装结构中第一侧面减薄处理后的示意图；

图4A是本发明实施例二中的一种芯片封装方法中制备第一重布线层的流程图；

图4B是本发明实施例二中的一种芯片封装结构中制备第一扩散阻挡层示意图；

图4C是本发明实施例二中的一种芯片封装结构中制备光刻胶图案层的示意图；

图4D是本发明实施例二中的一种芯片封装结构中制备第一重布线子层的示意图；

图4E是本发明实施例二中的一种芯片封装结构中制备第一钝化层的示意图；

图4F是本发明实施例二中的一种芯片封装结构中制备多层第一重布线子层与第一钝化层的示意图；

图5A是本发明实施例二中的一种芯片封装方法中制备第二重布线层的流程图；

图5B是本发明实施例二中的一种芯片封装结构中第二侧面减薄处理后的示意图；

图5C是本发明实施例二中的一种芯片封装结构中制备第二扩散阻挡层的示意图；

图5D是本发明实施例二中的一种芯片封装结构中制备第二重布线层与第二钝化层的示意图；

图6A是本发明实施例二中的一种芯片封装方法中制备正装芯片的流程图；

图6B是本发明实施例二中的一种芯片封装结构中制备焊盘的示意图；

图6C是本发明实施例二中的一种芯片封装结构中制备正装芯片的示意图；

图6D是本发明实施例二中的一种芯片封装结构中制备导电线的示意图；

图7A是本发明实施例二中的一种芯片封装结构中制备封装层的示意图；

图7B是本发明实施例二中的一种芯片封装结构中制备球下金属层的示意图；

图7C是本发明实施例二中的一种芯片封装结构中制备第一对外连接凸点的示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

实施例一

图1为本发明实施例提供的一种芯片封装结构示意图。本实施例可适用于各种芯片封装的情况，应用于高端芯片，如现场可编程门阵列(Field Programmable Gate Array，FPGA)，图形处理器(Graphics Processing Unit，GPU)，中央处理器(Central Processing Unit，CPU)以及高带宽显存(High Bandwidth Memory，HBM)。本发明实施例提供的一种芯片封装结构包括：

衬底基板100、第一侧面200、第二侧面300、第一重布线层120、第二重布线层130、通孔101、第一导电柱102、第一重布线子层103、正装芯片104、电极105、导电线106、第二重布线子层107、第一对外连接凸点108、封装层109、第一绝缘层110、第一钝化层112、第二扩散阻挡层113、第二钝化层114、球下金属层115和焊盘116。

示例性的，衬底基板100，包括第一侧面200和第二侧面300，所述衬底基板100中形成有至少一个贯通所述第一侧面200和第二侧面300的通孔101，所述通孔101内设置第一导电柱102；

第一重布线层120，设置在所述衬底基板100的第一侧面200，且与所述第一导电柱102电连接；

第二重布线层130，设置在所述衬底基板100的第二侧面200，且与所述第一导电柱102电连接，所述第二重布线层130与第一对外连接凸点108电连接

至少一个正装芯片104，设置在所述第一重布线层120远离所述衬底基板100的一侧，所述正装芯片104的电极105通过导电线116键合与所述第一重布线层120电连接。

其中，衬底基板100的材质可以为碳化硅、硅晶圆或者蓝宝石等，如硅基转接板。衬底基板100包括第一侧面200与第二侧面300。第一侧面200优选为衬底基板100的上表面，第二侧面300优选为衬底基板100的下表面。第一重布线层120包括第一绝缘层110、第一扩散阻挡层111、第一重布线子层103、第一钝化层112与第一重布线子层103。其中，第一重布线子层103(RDL，Redistribution Layers)，用于将芯片中心的压焊点重新分配到芯片的周边、两侧或任何一侧，准确的将金属(如铜)电镀在衬底基片100上，如芯片可以分别以垂直层叠、交错层叠，并排层叠的方式排列等。第二重布线层130包括第二重布线子层107、第二扩散阻挡层113与第二钝化层114。正装芯片104是芯片的电极105面向衬底基片100的第一侧面200，并形成电连接的一种芯片。

示例性的，所述衬底基板100为硅晶圆以及所述第一导电柱102为铜柱。

其中，硅晶圆是制造IC的基本原料，具体为硅元素加以纯化(99.999％)，接着是将这些纯硅制成长硅晶棒，成为制造电路的石英半导体的材料，经过照相制版、研磨、抛光和切片等程序，将多晶硅融解拉出单晶硅晶棒，然后切割成一片一片薄薄的晶圆。第一导电柱102为电镀的铜材料。

示例性的，所述导电线106为金线，所述焊盘116为镍钯金以及所述第一对外连接凸点108为锡球。

其中，导电线106通常为导电性良好的金属，优选为金线。由于导电线106与第一重布线层120很难良好接触，因此在第一重布线层120上电镀一层焊盘116，且焊盘116优选为镍钯金。第一对外连接凸点108可以采用溅射球下金属层(UBM，Under Bump Metalization)与植球的方法形成锡球。其中，植球为采用了共面焊接芯片法焊接锡球。

示例性的，还包括：封装层109，用于将所述衬底基板100、所述第一重布线层120和所述至少一个正装芯片104封装为一体。

其中，封装层109可以为环氧模塑料(Epoxy molding compound，EMC)封装层，通过封装工艺将半导体芯片包覆形成保护，以免受到外部环境的破坏。

本发明实施例提供了一种芯片封装结构，通过在衬底基板形成至少一个贯通第一侧面与第二侧面的通孔，在通孔设置第一导电柱，在衬底基板的第一侧面制备第一重布线层，在衬底基板的第二侧面制备第二重布线层，以及正装芯片的电极通过导电线键合与所述第一重布线层电连接，解决了现有技术中芯片封装空间利用率低、电路功能单一的问题，使得可以实现更为复杂的线路设计，从而获得更复杂的电路功能，提高了芯片单位面积上的输入/输出设备接口，提高芯片集成度与电学性能。

实施例二

图2本发明实施例还提供一种芯片封装方法流程图，如图2所示：

S210、提供衬底基板，所述衬底基板包括第一侧面和第二侧面，所述衬底基板中形成有至少一个贯通所述第一侧面和第二侧面的通孔，所述通孔内设置第一导电柱；

S220、在所述衬底基板的第一侧面制备第一重布线层，且与所述第一导电柱电连接；

S230、在所述衬底基板的第二侧面制备第二重布线层，且与所述第一导电柱电连接，所述第二重布线层与第一对外连接凸点电连接；

S240、提供至少一个正装芯片，设置在所述第一重布线层远离所述衬底基板的一侧，所述正装芯片的电极通过导电线键合与所述第一重布线层电连接。

下面按照工艺中制备第一重布线层、第二重布线层、第一绝缘层以及倒装芯片等工艺流程进行说明。

示例性的，图3A为图2所示的步骤S210的具体流程示意图，图3B～图3E为对应各步骤的结构示意图，如图3A所示，包括如下步骤：

步骤S310，在衬底基板的第一侧面刻蚀至少一个预设尺寸的通孔。

具体的，如图3B所示，衬底基片100包含第一侧面200和第二侧面300，在本实施例中，采用干法刻蚀的方法在衬底基片100第一侧面200刻蚀两个预设尺寸的通孔101。其中，两个通孔101的预设尺寸根据制备芯片的要求而定，可以相同，也可以不同。在本实施例中，两个通孔101优选为预设尺寸相同的两个通孔。

步骤S320，所述衬底基板的第一侧面与所述通孔表面沉积第一绝缘层，电镀第一导电柱覆盖所述通孔与第一侧面。

具体的，如图3C所示，在衬底基板100的第一侧面200与通孔101的表面沉积第一绝缘层110，该第一绝缘层110为两层不同的薄膜。具体的，采用PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积法)在衬底基板100的第一侧面200沉积一层预设尺寸的薄膜，该层薄膜的材质可以为SiO₂；由于铜材料很容易扩散到硅或者SiO₂中，严重影响器件的性能，因此再采用PVD(Physical Vapor Deposition，物理气相沉积)沉积一层预设尺寸的薄膜，该层薄膜的材质可以为Ti/Cu。

如图3D所示，电镀第一导电柱102覆盖通孔101与第一侧面200。

步骤S330，所述衬底基板的第一侧面进行减薄处理。

具体的，如图3E所示，对衬底基板100的第一侧面200进行减薄处理，剩余第一导电柱102，以及暴露出第一绝缘层110。需要说明的是，第一绝缘层110包含两层薄膜，在减薄处理的过程中，同时去除了第一绝缘层110中远离衬底基片100的PVD沉积的薄膜。

示例性的，图4A为图2所示的步骤S220的具体流程示意图，图4B～图4F为对应各步骤的结构示意图，如图4A所示，包括如下步骤：

步骤S410，制备至少一个第一重布线子层。

其中，第一重布线子层103的层数不作限定。在本实施例中，第一重布线子层103包括两层，分别为第一重布线子层103a与第一重布线子层103b。

具体的，如图4B所示，采用PVD沉积一层预设尺寸的第一扩散阻挡层111，该层薄膜的材质同样可以为Ti/Cu。其中，Ti有阻挡第一重布线子层103中的铜扩散到第一绝缘层110中二氧化硅层的作用，从而保护衬底基板100。Cu有让第一重布线子层103更容易电镀的作用。

如图4C所示，在衬底基板100的第一侧面200涂抹一层光刻胶，在光刻胶表面上放置一层预设形状的掩模版，提供一束光源，对光刻胶进行选择性曝光并显影，获得光刻胶图案层112。

如图4D所示，制备第一重布线子层103a，当电镀的第一重布线子层103a与光刻胶图案层112保持同一平面时，停止电镀第一重布线子层103a，并刻蚀掉光刻胶图案层112与第一扩散阻挡层111。需要说明的是，由于第一扩散阻挡层111与第一重布线子层103a相比是很薄的一层膜，因此当刻蚀掉第一扩散阻挡层111后，因此，在图4D～图7C以及图1中的第一重布线子层103a与第一导电柱102之间的第一扩散阻挡层111未在图中显示。

步骤S420，制备至少一个第一钝化层，所述第一钝化层暴露出部分所述第一重布线子层。

其中，第一钝化层112为至少一层聚合物薄膜，可以一种负性胶，如PI(Photo-sensitive Polyimide，光敏性聚酰亚胺)，起到应力缓冲。第一钝化层112的层数不做限定，在本实施例中，第一钝化层112包括三层，分别为第一钝化层112a、第一钝化层112b与第一钝化层112c。

具体的，如图4E所示，采用旋涂法制备第一钝化层112a，并且第一钝化层112a暴露出第一重布线子层103a。

需要说明的是，在本发明实施例中，由于第一重布线子层103与第一钝化层112为多层。因此，如图4F所示，再制备第一重布线子层103b与第一钝化层112b，制备方法与制备第一重布线子层103a和第一钝化层112a的方法一样，不再赘述。然后，再放置一层预设形状的掩模版，制备第一钝化层112c。

需要说明的是，由第一扩散阻挡层111、第一重布线子层103与第一钝化层112共同组成了第一重布线层120。

示例性的，图5A为图2所示的步骤S230的具体流程示意图，图5B～图5D为对应各步骤的结构示意图，如图5A所示，包括如下步骤：

步骤S510，所述衬底基板的第二侧面进行减薄处理，使得至少一个所述通孔贯通所述第一侧面和第二侧面。

具体的，如图5B所示，衬底基板100的第二侧面300进行减薄处理，并且刻蚀，使得位于第二侧面300的第一导电柱102暴露出来，从而使得至少一个所述通孔101贯通所述第一侧面200和第二侧面300。

步骤S520，所述衬底基板的第二侧面沉积第二扩散阻挡层。

具体的，如图5C所示，采用PVD沉积一层预设尺寸的第二扩散阻挡层113，使得第二侧面300保持同一平面。需要说明的是，第二扩散阻挡层113与第一扩散阻挡层111制备方法一样，该层薄膜的材质同样也可以为Ti/Cu。

步骤S530，制备至少一个第二重布线子层，与所述第一重布线子层电连接。

具体的，第二重布线子层107的层数不作限定。在本实施例中，如图5D所示，第二重布线子层107包括三层，分别为第二重布线子层107a、第二重布线子层107b与第二重布线子层107c。并且，制备方法与第一重布线子层103a的制备方法一样，不再赘述。

步骤S540，制备至少一个第二钝化层，暴露出部分所述第二重布线子层。

具体的，第二钝化层114的层数不作限定。在本实施例中，如图5D所示，第二钝化层114包括4层，分别为第二钝化层114a、第二钝化层114b、第二钝化层114c与第二钝化层114d。并且，制备方法与第一钝化层112a的制备方法一样，不再赘述。

需要说明的是，由第二扩散阻挡层113、第二重布线子层107与第二钝化层114共同组成了第二重布线层130。

示例性的，图6A为图2所示的步骤S240的具体流程示意图，图6B～图6D为对应各步骤的结构示意图，如图6A所示，包括如下步骤：

步骤S610，在远离所述衬底基板一侧的所述第一重布线层上电镀至少一个焊盘。

具体的，如图6B所示，采用电镀的方法在第一重布线层120上形成至少一个焊盘116，在本实施例中优选为设置为两个，且分别设置在两个第一重布线子层103上。

步骤S620，在所述衬底基板的第二侧面上设置至少一个所述正装芯片，所述正装芯片的电极与所述焊盘通过所述导电线电连接。

如图6C所示，在第二侧面200上涂抹一层芯片键合膜，优选涂抹在第二侧面200中间位置，正装芯片104设置在芯片键合膜上与第二侧面200相连接。

如图6D所示，在正装芯片104的电极105上焊接至少一个导电线106。使得电极105与焊盘116通过导电线106电连接，从而使得正装芯片104与第一重布线层120电连接。

示例性的，制备封装层，所述封装层将所述衬底基板、所述第一重布线层和所述至少一个倒装芯片封装为一体。

如图7A所示，制备封装层109，将半导体芯片包覆形成保护，以免受到外部环境的破坏。

如图7B所示，采用溅射法或者电镀法制备球下金属层115。可选的，球下金属层115的材质为Cu/Ni/SnAg。

最后，如图7C所示，在球下金属层115上制备第一对外连接凸点108。使用球下金属层115能够使得第二重布线层130与第一对外连接凸点108更好的电连接。

本发明实施例提供了一种芯片封装方法，解决了现有技术中芯片封装空间利用率低、电路功能单一的问题，使得可以实现更为复杂的线路设计，从而获得更复杂的电路功能，提高了芯片单位面积上的输入/输出设备接口，提高芯片集成度与电学性能。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。