本发明涉及一种半导体元件及其制作方法，尤其是涉及一种半导体存储器元件及其制作方法。
背景技术：
动态随机存取存储器(dynamic random access memory，以下简称为DRAM)是一种主要的挥发性(volatile)存储器，且是很多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元则由一金属氧化半导体(metal oxide semiconductor，以下简称为MOS)晶体管与一电容(capacitor)串联组成。
电容是通过存储电极(storage node)与形成于电极接触洞(node contact)中的导电结构电连接，并与MOS晶体管的漏极形成一位存取的通路，用于达到存储或输出数据的目的。随着DRAM集成度的提升，必须要减低DRAM存储单元中被电容所占据的面积，而为了使电容的电容量维持一个可以接受的数值，现有技术是采用堆叠电容的技术(stacked capacitor)。堆叠电容的使用除了可以提供高电容量之外，也可降低每一个DRAM存储单元之间的相互干扰，更可对此种基本堆叠电容作多种形式的变化以提高表面积。一般而言，堆叠电容可以由其制造程序区分为位线上电容(capacitor over bit line，以下简称为COB)与位线下电容(capacitor under bit line，CUB)。
随着DRAM的集成度提高，COB中用以提供存储电极电连接的接触插塞结构与位线间的重叠边际(overlay margin)随之降低，换句话说即造成制作工艺良率的问题。因此，使DRAM性能不会降低的制作工艺方法与结构一直是DRAM技术开发所努力的方向。
技术实现要素：
本发明提供一种半导体结构，包含一基底，定义有一存储区(记忆体区)以及一周边区，一栅极堆叠结构，位于该周边区内，其中该栅极堆叠结构至少包含有一第一栅极层，以及一第二栅极层位于该第一栅极层上，一位线堆叠结构，位于该存储区内，该位线堆叠结构至少包含有一第一绝缘层，位于部分该基底中，该第一绝缘层的一顶面高于该基底的一顶面，且该第一绝缘层的该顶面与该栅极堆叠结构中的第一栅极层的一顶面齐平。
本发明另提供一种半导体结构的制作方法，包含：首先，提供一基底，定义有一存储区以及一周边区，接着形成一氧化介电层于该存储区以及该周边区内的该基底上，然后在该氧化介电层形成之后，形成一栅极堆叠结构于该周边区内，其中该栅极堆叠结构至少包含有一第一栅极层，以及一第二栅极层位于该第一栅极层上，另外在该氧化介电层形成之后，形成一位线堆叠结构于该存储区内，该位线堆叠结构至少包含有一第一绝缘层，位于部分该基底中，该第一绝缘层的一顶面高于该基底的一顶面。
本发明的特征在于，形成突出于基底表面的绝缘层，可以降低后续填入绝缘层于凹槽中的难度，并且提高整体半导体元件的良率。另外，本发明在位线形成之前，预先在周边区域内形成氧化介电层，因此后续步骤中，当位线完成以后，不需要再于周边区域内形成氧化介电层，可以避免形成氧化介电层的高温破坏位线等结构。
附图说明
图1至图10为本发明所提供的半导体元件的制作方法的第一优选实施例示意图，其中：
图1为形成一氧化介电层于一基底上的示意图；
图2为形成一绝缘层以及一第一栅极层之后的示意图；
图3为形成多个凹槽于基底之后的示意图；
图4为形成字符线层于凹槽中的示意图；
图5为形成绝缘层填满各凹槽的示意图；
图6为进行一平坦化步骤的示意图；
图7为形成一位线接触凹槽后的示意图；
图8为形成一第二栅极层以及一掩模层之后的示意图；
图9为进行一图案化步骤之后的示意图；以及
图10为形成一介电层以及多个接触洞之后的示意图。
主要元件符号说明
100 基底
102 存储区域(记忆体区域)
104 周边区域
106 浅沟隔离
108 氧化介电层
110 绝缘层
110a 顶面
112 第一栅极层
112a 顶面
114 掩模层
116 凹槽
118 字符线层
119 字符线
120 绝缘层
120a 顶面
121 第一绝缘层
122 凹槽
124 第二栅极层
126 掩模层
130 位线结构
132 栅极结构
140 介电层
142 凹槽
A 直径
B 直径
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。
请参考图1至图10，其为本发明所提供的半导体元件的制作方法的一第一优选实施例示意图。如图1所示，本优选实施例所提供的半导体元件的制作方法首先提供一基底100，基底100上至少定义有一存储区域102与一周边区域104，其中存储区域102为预定在后续制作工艺中形成如动态随机存取存储器(dynamic random access memory，DRAM)等存储元件的区域，而周边区域104则预定形成如栅极等元件于其中。在本优选实施例中，在存储区域102与周边区域104内形成多个浅沟隔离(shallow trench isolations，STI)结构106，用以定义多个用以容置晶体管元件的主动区域，且用以提供这些主动区域之间的电性隔离。
接着，在存储区域102与周边区域104内的基底100上形成一氧化介电层108。氧化介电层108例如通过一热氧化步骤所形成，因此可能仅位于基底100的表面，而不会位于浅沟隔离106的表面。值得注意的是，形成氧化介电层108的过程中通常伴随着高温制作工艺，本发明中预先在周边区域104内形成氧化介电层108，因此后续步骤中，当位线完成以后，不需要再于周边区域104内形成氧化介电层，可以避免形成氧化介电层的高温破坏已经完成的位线等结构。
如图2所示，以沉积、光刻与蚀刻等步骤，在存储区域102内形成一绝缘层110，再进行另一沉积、光刻与蚀刻等步骤，在周边区域104内形成一第一栅极层112，其中绝缘层110材料例如为氧化硅或是氮化硅，而第一栅极层112的材料较佳包含有硅。此外在本发明中，并不限于先形成绝缘层110或是第一栅极层112，但是由于当上述两者都完成后，会再进行一平坦化步骤(图未示)，因此绝缘层110的一顶面110a以及第一栅极层112的一顶面112a将会齐平。此外，在绝缘层110形成之前，可进行一离子注入步骤，在存储区域102的主动区域中形成掺杂区，用来当作后续栅极或是字符线的轻掺杂漏极(LDD，图未示)或源/漏极区(S/D，图未示)
如图3所示，可选择性地在绝缘层110以及第一栅极层112上形成一掩模层114，掩模层114的材质为一与绝缘层110具有不同蚀刻速率的材料，例如为氮化硅、氧化硅、氮氧化硅等，但不限于此。接下来，在存储区域102内形成多个凹槽116，穿过基底100与浅沟隔离106。
如图4所示，在存储区域102内的各凹槽116中填入一字符线层118，以形成多个字符线119。其中字符线层118可能包含有多层结构，例如包含有至少一介电层以及一导电层等。此处为了附图简洁，仅以单层结构表示字符线层118。
接下来，如图5所示，形成一绝缘层120于存储区域102以及周边区104内，绝缘层120材料例如为氮化硅、氧化硅等，但不限于此。绝缘层120位于各字符线层118上，并且填满各凹槽116。除此之外，绝缘层120还覆盖于绝缘层110以及第一栅极层112上。另外，在本实施例中，掩模层114先被完全移除之后才形成绝缘层120，但本发明不限于此，也就是说掩模层114可能仍存在于绝缘层110以及第一栅极层112上。
如图6所示，接下来对绝缘层120进行一平坦化步骤P1，移除部分的绝缘层120(或是在其他实施例中，若掩模层114仍残留，也将会在此平坦化步骤P1中一并被完全移除)，直到绝缘层120的顶端120a与绝缘层110的顶面110a齐平，此处将剩余的绝缘层120定义为第一绝缘层121，各第一绝缘层121位于各字符线119上。值得注意的是，此时第一绝缘层121的顶端120a也与第一栅极层112的顶面112a齐平。此外第一绝缘层121的顶端120a高于基底110的表面。
如图7所示，在存储区域102内形成至少一凹槽122，凹槽122位于部分绝缘层110与第一绝缘层121中，并且曝露出部分的基底110。凹槽122是用于制作连接后续形成的位线(图未示)与基底110之间的位线接触结构用来电连接各相对应晶体管元件的掺杂区。有关于位线接触结构的特征为本领域的现有技术，在此不多加赘述。除此之外，在一些实施例中，凹槽122形成之后，还可以选择性地在凹槽122内部以及第一栅极层112的表面形成一金属硅化物层(图未示)，该实施例也属于本发明的涵盖范围内。
如图8至图9所示，全面性形成一第二栅极层124于存储区域102以及周边区域104内。第二栅极层124材质包含单层或复合层的导电材料，例如为硅(Si)、钛(Ti)、氮化钛(TiN)、硅化钨(WSi)、氮化钨(WN)、钨(W)等，至少填入凹槽122内，并且与基底100直接接触。然后再覆盖一掩模层126于第二栅极层124上。接下来如图9所示，进行一图案化步骤P2，移除部分的绝缘层110、第二栅极层124以及掩模层126。以定义出位于存储区区域102内的位线结构130以及位于周边区域104内的栅极结构132。
因此，本发明的半导体元件结构可以参考图9，包含有一基底100，定义有一存储区域102以及一周边区域104，一栅极结构132，位于周边区104内，其中栅极结构132至少包含有第一栅极层112，以及第二栅极层124位于第一栅极层112上，一位线结构130，位于存储区域102内，字符线结构130至少包含有一第一绝缘层121，位于部分基底100中，其中第一绝缘层121的顶面120a高于基底100的顶面，且第一绝缘层121的顶面与栅极结构132中的第一栅极层112的顶面112a齐平。另外，第二栅极层124构成位线结构130的主要导电部分，但是却只构成栅极结构132上半部的导电结构(栅极结构132下半部的导电结构包含有第一栅极层112)。
除此之外，从图9来看，本发明的半导体元件结构还包含有以下特征：位线结构130中的第二栅极层124的顶面，与栅极结构132中的第二栅极层124的顶面切齐；掩模层126同时覆盖在位线结构130以及栅极结构132上；绝缘层110位于第一绝缘层121以及第二栅极层124之间；氧化介电层108位于绝缘层110以及基底100之间。
请参考图10，接下来，在基底100上形成介电层140以及多个凹槽142位于介电层140中，且部分凹槽142的位置对应至字符线119的位置。图10中所绘示的各凹槽142，是用于在后续步骤中填入绝缘层，以作为存储点接触结构(storage node contact)的侧壁结构(后续步骤会将部分介电层140取代为导电材料，作为存储点接触结构的导电部分)。申请人发现，形成凹槽142的过程中，凹槽142的剖面呈漏斗状，也就是在凹槽142顶部的直径A将会大于凹槽142底部的直径B。若凹槽142的底部直径过小，可能在填入绝缘层至凹槽142的过程中，不容易将凹槽142完全填满而会产生空隙，将进一步影响到整体半导体元件的良率。
本发明的特征，可一并参考图9与图10，当位线完成之后，位于字符线119上的第一绝缘层121，其顶面高于基底100的表面。因此，也缩短了凹槽142的深度，进而增加凹槽142底部直径大小。举例来说，在本优选实施例中，凹槽142顶部的直径约为30纳米，而凹槽底部的直径约有14.6纳米。然而在本发明的其他实施例中，若第一绝缘层121的顶面没有高于基底100的顶面(例如与基底100的顶面切齐)，则凹槽142顶部的直径约为30纳米，但是凹槽底部的直径仅有8.6纳米。因此，在本发明的实施例中，在顶部直径不改变的情况下，底部直径至少被放大了约1.7倍。也就是说，形成突出于基底表面的第一绝缘层121，可以降低后续填入绝缘层于凹槽142中的难度，并且提高整体半导体元件的良率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。