非易失性存储单元和非易失性存储器的制作方法

本发明总体涉及半导体领域，更具体地，涉及非易失性存储单元和非易失性存储器。

背景技术：

非易失性存储器是一种具有一些优势的存储器，优势在于这种存储器允许多个数据存储、读取或擦除操作。即使切断供应给器件的电源，存储在非易失性存储器中的数据仍将保留。非易失性存储器已经成为个人计算机和电子设备中广泛采用的存储器件。

随着科学和技术的快速发展，提高了半导体器件的集成水平，并因此需要进一步地减小各种存储器件的尺寸。如果减小存储器件的尺寸，最好增强存储单元的可靠性，从而进一步增强器件性能和降低生产成本。

技术实现要素：

根据本发明的一个方面，提供了一种非易失性存储单元，包括：衬底，具有鳍；多个绝缘体，位于所述衬底的上方，其中，所述鳍位于所述多个绝缘体之间；浮栅，位于所述鳍和所述多个绝缘体的上方；以及控制栅极，位于所述多个绝缘体上的所述浮栅的上方且包括位于所述浮栅的多个侧壁上方的多个第一接触槽中的至少一个。

根据本发明的一个方面，提供了一种非易失性存储单元，包括：衬底，具有第一鳍和第二鳍，其中，所述第二鳍位于所述第一鳍的第一侧并且所述第二鳍的导电类型不同于所述第一鳍的导电类型；多个绝缘体，位于所述衬底上方，其中，所述第一鳍和所述第二鳍分别位于所述多个绝缘体之间；浮栅，位于所述第一鳍、所述多个绝缘体和所述第二鳍的上方；以及控制栅极，包括所述第二鳍。

根据本发明的又一方面，提供了一种非易失性存储器，包括：多个存储单元，位于衬底上方和多个鳍之间，所述衬底包括所述多个鳍和位于所述衬底上方的多个绝缘体，其中，所述多个存储单元分别包括：浮栅，位于所述多个鳍中的一个和所述多个绝缘体的上方；以及控制栅极，位于所述多个绝缘体上的所述浮栅的侧壁上方。

附图说明

当结合附图进行阅读时，通过下列详细的描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，可以任意地增加或减小各种部件的尺寸。

图1a是示出了根据本发明的一些实施例的非易失性存储器的立体图。

图1b是示出了根据本发明的一些实施例的非仪式性存储器的顶视图。

图1c是示出了根据本发明的一些实施例的沿着图1b的线a-a’截取的非易失性存储器的截面图。

图1d是示出了根据本发明的一些实施例的沿着图1b的线b-b’截取的非易失性存储器的截面图。

图2a是示出了根据本发明的一些实施例的非易失性存储器的立体图。

图2b是示出了根据本发明的一些实施例的非易失性存储器的顶视图。

图2c是示出了根据本发明的一些实施例的沿着图2b的线a-a’截取的非易失性存储器的截面图。

图2d是示出了根据本发明的一些实施例的沿着图2b的线b-b’截取的非易失性存储器的截面图。

图2e是示出了根据本发明的一些实施例的沿着图2b的线c-c’截取的非易失性存储器的截面图。

图3a是示出了根据本发明的一些实施例的非易失性存储器的顶视图。

图3b是示出了根据本发明的一些实施例的沿着图3a的线a-a’截取的非易失性存储器的截面图。

图3c是示出了根据本发明的一些实施例的沿着图3a的线b-b’截取的非易失性存储器的截面图。

图3d是示出了根据本发明的一些实施例的沿着图3a的线c-c’截取的非易失性存储器的截面图。

图4a是示出了根据本发明的一些实施例的非易失性存储器的立体图。

图4b是示出了根据本发明的一些实施例的非易失性存储器的顶视图。

图4c是示出了根据本发明的一些实施例的沿着图4b的线a-a’截取的非易失性存储器的截面图。

图4d是示出了根据本发明的一些实施例的沿着图4b的线b-b’截取的非易失性存储器的截面图。

图5a是根据本发明的一些实施例的非易失性存储器的电路图。

图5b是示出了根据本发明的一些实施例的非易失性存储器的顶视图。

图5c是示出了根据本发明的一些实施例的沿着图5b的线a-a’截取的非易失性存储器截面图。

图6a是根据本发明的一些实施例的非易失性存储器的电路图。

图6b是示出了根据本发明的一些实施例的非易失性存储器的顶视图。

图6c是示出了根据本发明的一些实施例的沿着图6b的线a-a’截取的非易失性存储器的截面图。

图6d是示出了根据本发明的一些实施例的沿着图6b的线b-b’截取的非易失性存储器的截面图。

具体实施方式

下列发明提供了多种用于实现所提供的主题的不同特征的不同实施例或实例。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。

此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语，以容易的描述如图中所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且通过在此使用的空间关系描述符进行相应地解释。

本发明的实施例描述了示例性的非易失性存储器。在本发明的某些实施例中，非易失性存储器可形成在块状硅衬底上。但是，非易失性存储器可形成在作为替代品的绝缘体上硅(soi)衬底或绝缘体上锗(goi)衬底上。并且，根据实施例，硅衬底可包括其他导电层或其他半导体元件，诸如晶体管、二极管等。实施例不用于限制上下文。

根据实施例，图1a是示出了根据本发明的一些实施例的非易失性存储器的立体图。图1b是示出了根据本发明的一些实施例的非易失性存储器的顶视图。图1c是示出了根据本发明的一些实施例的沿着图1b的线a-a’截取的非易失性存储器的截面图。图1d是示出了根据本发明的一些实施例的沿着图1b的线b-b’截取的非易失性存储器的截面图。

如图1a、图1b、图1c和图1d所示，非易失性存储单元包括衬底100、绝缘体104、浮栅108和控制栅极114。

提供了其上具有鳍102的衬底100。在一些实施例中，衬底100是块状硅衬底。根据设计需求，衬底100可以是p型衬底或n型衬底且包括不同的掺杂区。掺杂区可被配置为n型存储单元或p型存储单元。在一些实施例，通过下列步骤形成其上具有鳍102的衬底100：在衬底100上方形成掩模层(未示出)；在掩模层上和衬底100上方形成感光图案；图案化衬底100以在衬底100中形成沟槽(未示出)且通过使用感光图案和掩模层作为蚀刻掩模蚀刻进衬底100而在沟槽之间形成鳍102；以及去除感光图案和掩模层。在一些实施例中，掩模层是通过例如化学汽相沉积(cvd)形成的氮化硅层。在一些实施例中，沟槽是带状型且平行布置。

绝缘体104位于衬底100上方且鳍102位于绝缘体104之间。在一些实施例中，绝缘体104的材料包括氧化硅、氮化硅、氮氧化硅、旋涂介电材料或低k介电材料。在一些实施例中，通过下列步骤形成绝缘体104：通过实施高密度等离子体化学汽相沉积(hdp-cvd)、次常压cvd(sacvd)或通过旋转涂覆布置绝缘材料(未示出)来填充沟槽；可选地，实施化学机械抛光工艺来去除突出的绝缘材料；以及通过蚀刻工艺部分地去除填充在鳍102之间的沟槽内的绝缘材料。

浮栅108位于衬底100上方和绝缘体104上，并且横跨鳍102的上部分且位于鳍102的上部分的上方。浮栅108位于鳍102和绝缘体104的上方。隧穿介电层106位于衬底100和浮栅108之间。在一些实施例中，浮栅108包括多晶硅或含金属材料，诸如al、cu、w、co、ti、ta、ru、tin、tial、tialn、tan、tac、nisi、cosi或它们的组合。在一些实施例中，隧穿介电层106的材料包括氧化硅、氮化硅或它们的组合。在一些实施例中，隧穿介电层106包括高k介电材料，并且高k介电材料具有大于7.0的k值且包括hf、al、zr、la、mg、ba、ti、pb和它们的组合的金属氧化物或硅酸盐。在一些实施例中，通过沉积氧化层(未示出)、在氧化层上方沉积多晶硅层(未示出)、然后图案化多晶硅层和介电层而形成隧穿介电层106和浮栅108。

如图1c所示，鳍102还包括应变材料部分124。应变材料部分124位于浮栅108的相对两侧上。在一些实施例中，应变材料部分124的材料包括例如sige、碳化硅(sic)或sip。在一些实施例中，通过选择性地生长外延材料(epitaxy)形成应变材料部分124。注入应变材料部分124以形成源极区和漏极区。也被称为应变源极区和应变漏极区的源极区和漏极区位于浮栅108的相对两侧上。在一些实施例中，接触件118分别位于应变材料部分124(源极区和漏极区)的上方，并且导电层120分别与接触件118连接。

如图1d所示，控制栅极114位于绝缘体104上的浮栅108上方。在一些实施例中，控制栅极114包括位于浮栅108的侧壁上方的两个接触槽110。在一些实施例中，控制栅极114是位于浮栅108的一个侧壁上方的接触槽110。在一些实施例中，接触槽110的材料包括含金属材料，诸如，al、cu、w、co、ti、ta、ru、tin、tial、tialn、tan、tac、nisi、cosi或它们的组合。在一些实施例中，控制栅极114还可包括与两个接触槽110连接的导电层112。在一些实施例中，导电层112的材料包括含金属材料，诸如，al、cu、w、co、ti、ta、ru、tin、tial、tialn、tan、tac、nisi、cosi或它们的组合。

栅极间(inter-gate)介电层116位于控制栅极114和浮栅108之间。在一些实施例中，栅极间介电层116可以是形成在浮栅108的侧壁上的间隔件。在一些实施例中，栅极间介电层116的材料是氧化硅/氮化硅/氧化硅，并且形成栅极间介电层116的方法包括通过cvd工艺或热氧化工艺顺序地形成氧化硅层、氮化硅层和氧化硅层。在一些实施例中，栅极间介电层116的材料还可是氧化硅、氮化硅或氧化硅/氮化硅或相似的材料，并且形成栅极间介电层116的方法可包括通过根据栅极间介电层的材料而使用不同的反应气体来实施cvd工艺。在一些实施例中，栅极间介电层116的材料包括碳化硅氮化物(sicn)、碳化硅氮氧化物(sicon)或它们的组合，并且形成栅极间介电层116的方法可包括实施原子层沉积(ald)。

在一些实施例中，在下列步骤中形成接触槽110、接触件118、导电层112和导电层120：在衬底100上方形成层间介电层122；图案化层间介电层122以形成接触孔；形成接触槽110和接触件118以填充接触孔；在层间介电层122上方形成导电材料层；以及图案化导电材料层以形成导电层112和导电层120。在一些实施例中，在相同的工艺或不同的工艺中形成接触槽110和接触件118；以及在相同的工艺或不同的工艺中形成导电层112和导电层120。

在上述实施例中，控制栅极114是位于浮栅108的侧壁上方的接触槽110，并且增大控制栅极140和浮栅108之间的区域以提高单元的栅极耦合率(gcr)，并且通过增大接触槽的长度获得较高的耦合率。薄的栅极间介电层116(间隔件)提高了耦合率。此外，制造非易失性存储器的工艺与finfet工艺相兼容。通过finfet工艺的金属栅极(mg)工艺可形成浮栅。

根据实施例，图2a是示出了根据本发明的一些实施例的非易失性存储器的立体图。图2b是示出了根据本发明的一些实施例的非易失性存储器的顶视图。图2c是示出了根据本发明的一些实施例的沿着图2b的线a-a’截取的非易失性存储器的截面图。图2d是示出了根据本发明的一些实施例的沿着图2b的线b-b’截取的非易失性存储器的截面图。图2e是示出了根据本发明的一些实施例的沿着图2b的线c-c’截取的非易失性存储器的截面图。

在图2a至图2e中，用相同的字符标示出与图1a至图1d中的元件相同的元件。因为未详细地规定下列描述的层中的每一个层的材料和属性，因此它们被认为与图1a至图1d中的材料和属性相同。

如图2a、图2b、图2c、图2d和图2e所示，非易失性存储单元包括衬底100、绝缘体104、浮栅108、控制栅极114和擦除栅极130。

提供了其上具有鳍102的衬底100。在一些实施例中，衬底100是块状硅衬底。根据设计需求，衬底100可以是p型衬底或n型衬底并且包括不同的掺杂区。掺杂区可被配置为n型存储单元或p型存储单元。

绝缘体104位于衬底100上方以及鳍102位于绝缘体104之间。在一些实施例中，绝缘体104的材料包括氧化硅、氮化硅、氮氧化硅、旋涂介电材料或低k介电材料。

浮栅108位于衬底100上方和绝缘体104上，并且横跨鳍102的上部分和位于鳍102的上部分的上方。浮栅108位于鳍102和绝缘体104的上方。隧穿介电层106位于衬底100和浮栅108之间。

如图2c所示，鳍102还包括应变材料部分124。应变材料部分124位于浮栅108的相对两侧上。在一些实施例中，应变材料部分124的材料包括，例如，sige、碳化硅(sic)或sip。在一些实施例中，通过选择性地生长外延材料形成应变材料部分124。注入应变材料部分124以形成源极区和漏极区。也被称为应变源极区和应变漏极区的源极区和漏极区位于浮栅108的相对两侧上。在一些实施例中，接触件118分别位于应变材料部分124(源极区和漏极区)的上方，并且导电层120分别与接触件118连接。

如图2d所示，控制栅极114位于绝缘体104上的浮栅108的上方。在一些实施例中，控制栅极114包括位于浮栅108的侧壁上方的两个接触槽110。在一些实施例中，控制栅极114还可包括与两个接触槽110连接的导电层112。在一些实施例中，控制栅极114是位于浮栅108的一个侧壁上方的接触槽110。

栅极间介电层116位于控制栅极114和浮栅108之间。在一些实施例中，栅极间介电层116可以是形成在浮栅108的侧壁上的间隔件。如图2e所示，擦除栅极130位于绝缘体104上的浮栅108的上方。在一些实施例中，擦除栅极130包括位于浮栅108的侧壁上方的两个接触槽126。在一些实施例中，擦除栅极130是位于浮栅108的一个侧壁上方的接触槽126。在一些实施例中，控制栅极114和擦除栅极130位于绝缘体104的上方且分别处于鳍102的两侧。在一些实施例中，接触槽126的材料包括含金属材料，诸如，al、cu、w、co、ti、ta、ru、tin、tial、tialn、tan、tac、nisi、cosi或它们的组合。在一些实施例中，擦除栅极130还可包括与两个接触槽126连接的导电层128。在一些实施例中，导电层128的材料包括含金属材料，诸如，al、cu、w、co、ti、ta、ru、tin、tial、tialn、tan、tac、nisi、cosi或它们的组合。

栅极间介电层132位于擦除栅极130和浮栅108之间。在一些实施例中，栅极间介电层132可以是形成在浮栅108的侧壁上的间隔件。在一些实施例中，栅极间介电层132的材料是氧化硅/氮化硅/氧化硅，以及形成栅极间介电层132的方法包括通过cvd工艺或热氧化工艺顺序地形成氧化硅层、氮化硅层和氧化硅层。在一些实施例中，栅极间介电层132的材料还可是氧化硅、氮化硅或氧化硅/氮化硅或相似的材料，以及形成栅极间介电层132的方法可包括通过根据栅极间介电层132的材料而使用不同的反应气体来实施cvd工艺。在一些实施例中，栅极间介电层132的材料包括碳化硅氮化物(sicn)、碳化硅氮氧化物(sicon)或它们的组合以及形成栅极间介电层132的方法可包括实施原子层沉积(ald)。

在一些实施例中，在下列步骤中形成接触槽126、接触槽110、接触件118、导电层128、导电层112和导电层120：在衬底100上方形成层间介电层122；图案化层间介电层122以形成接触孔；形成接触槽126、接触槽110和接触件118以填充接触孔；在层间介电层122上方形成导电材料层；以及图案化导电材料层以形成导电层128、导电层112和导电层120。在一些实施例中，在相同的工艺或不同的工艺中形成接触槽126、接触槽110和接触件118；以及在相同的工艺或不同的工艺中形成导电层128、导电层112和导电层120。

在上述实施例中，控制栅极114包括位于浮栅108的侧壁上方的接触槽110，以及增大控制栅极140和浮栅108之间的区域以提高单元的栅极耦合率(gcr)，并且通过增大接触槽110的长度获得较高的耦合率。薄栅极间介电层116(间隔件)增大了耦合率。擦除栅极130包括位于浮栅108的侧壁上方的接触槽126，并且通过擦除栅极130可擦除区域中的全体存储单元。此外，制造非易失性存储器的工艺与finfet工艺相兼容。通过finfet工艺的金属栅极(mg)工艺可形成浮栅。

根据实施例，图3a是示出了根据本发明的一些实施例的非易失性存储器的顶视图。图3b是示出了根据本发明的一些实施例的沿着图3a的线a-a’截取的非易失性存储器的截面图。图3c是示出了根据本发明的一些实施例的沿着图3a的线b-b’截取的非易失性存储器的截面图。图3d是示出了根据本发明的一些实施例的沿着图3a的线c-c’截取的非易失性存储器的截面图。

在图3a至图3d中，用相同的字符标示出与图1a至图1d中的元件相同的元件。在未详细地规定下列描述的层中的每一个层的材料和属性时，它们被认为与图1a至图1d中的材料和属性相同。

如图3a、图3b、图3c和图3d所示，非易失性存储单元包括衬底100、绝缘体104、浮栅108、控制栅极114和擦除栅极140。

提供了其上具有鳍102的衬底100。在一些实施例中，衬底100是块状硅衬底。根据设计需求，衬底100可以是p型衬底或n型衬底并且包括不同的掺杂区。掺杂区可被配置为n型存储单元或p型存储单元。

绝缘体104位于衬底100的上方并且鳍102位于绝缘体104之间。在一些实施例中，绝缘体104的材料包括氧化硅、氮化硅、氮氧化硅、旋涂介电材料或低k介电材料。

浮栅108位于衬底100的上方和位于绝缘体104上，以及横跨鳍102的上部分且位于鳍102的上部分的上方。浮栅108位于鳍102和绝缘体104的上方。隧穿介电层106位于衬底100和浮栅108之间。

如图3b所示，鳍102还包括应变材料部分124。应变材料部分124位于浮栅108的相对两侧上。在一些实施例中，应变材料部分124的材料包括，例如，sige、碳化硅(sic)或sip。在一些实施例中，通过选择性地生长外延材料形成应变材料部分124。注入应变材料部分124以形成源极区和漏极区。也被称为应变源极区和应变漏极区的源极区和漏极区位于浮栅108的相对两侧上。在一些实施例中，接触件118分别位于应变材料部分124(源极区和漏极区)的上方，并且导电层120分别与接触件118连接。

如图3c所示，控制栅极114位于绝缘体104上的浮栅108的上方。在一些实施例中，控制栅极114包括位于浮栅108的侧壁上方的两个接触槽110。在一些实施例中，控制栅极114是位于浮栅108的一个侧壁上方的接触槽110。在一些实施例中，控制栅极114还可包括与两个接触槽110连接的导电层112。栅极间介电层116位于控制栅极114和浮栅108之间。在一些实施例中，栅极间介电层116可以是形成在浮栅108的侧壁上的间隔件。

如图3d所示，擦除栅极140位于绝缘体104上的浮栅108上方。在一些实施例中，擦除栅极140包括导线134。在一些实施例中，擦除栅极140还可包括接触槽136和导电层138。导线134分别位于浮栅108的两侧上。接触槽136位于导线134的上方。导电层138与接触槽136相连接。在一些实施例中，介电层144位于衬底100和导线134之间。在一些实施例中，控制栅极114和擦除栅极140位于绝缘体104的上方且分别处于鳍102的两侧。在一些实施例中，导线134包括多晶硅或含金属材料，诸如，al、cu、w、co、ti、ta、ru、tin、tial、tialn、tan、tac、nisi、cosi或它们的组合。在一些实施例中，接触槽136的材料包括含金属材料，诸如，al、cu、w、co、ti、ta、ru、tin、tial、tialn、tan、tac、nisi、cosi或它们的组合。在一些实施例中，导电层138的材料包括含金属材料，诸如，al、cu、w、co、ti、ta、ru、tin、tial、tialn、tan、tac、nisi、cosi或它们的组合。

栅极间介电层142位于擦除栅极140和浮栅108之间。在一些实施例中，栅极间介电层142可以是形成在浮栅108的侧壁上的间隔件。在一些实施例中，栅极间介电层142的材料是氧化硅/氮化硅/氧化硅，并且形成栅极间介电层142的方法包括通过cvd工艺或热氧化工艺顺序地形成氧化硅层、氮化硅层和氧化硅层。在一些实施例中，栅极间介电层142的材料还可是氧化硅、氮化硅或氧化硅/碳化硅或相似的材料，并且形成栅极间介电层142的方法可包括通过根据栅极间介电层142的材料而使用不同的反应气体来实施cvd工艺。在一些实施例中，栅极间介电层142的材料包括碳化硅氮化物(sicn)、碳化硅氮氧化物(sicon)或它们的组合，并且形成栅极间介电层142的方法可包括实施原子层沉积(ald)。在一些实施例中，在相同的工艺或不同的工艺中形成导线134和浮栅108。

在一些实施例中，在下列步骤中形成接触槽136、接触槽110、接触件118、导电层138、导电层112和导电层120：在衬底100上方形成层间介电层122；图案化层间介电层122以形成接触孔；形成接触槽136、接触槽110和接触件118以填充接触孔；在层间介电层122上方形成导电材料层；以及图案化导电材料层以形成导电层138、导电层112和导电层120。在一些实施例中，在相同的工艺或不同的工艺中形成接触槽136、接触槽110和接触件118；以及在相同的工艺或不同的工艺中形成导电层138、导电层112和导电层120。

在上述实施例中，控制栅极114包括位于浮栅108的侧壁上方的接触槽110，并且增大控制栅极140和浮栅108之间的区域以提高单元的栅极耦合率(gcr)，并且通过增大接触槽110的长度获得较高的耦合率。薄的栅极间介电层116(间隔件)提高了耦合率。擦除栅极140包括分别位于浮栅108的两侧上的导线134，并且通过擦除栅极140可擦除区域中的整个存储单元。通过在相同的工艺中形成导线134和浮栅108获得具有高精确间隔的更准确对准。此外，制造非易失性存储器的工艺与finfet工艺相兼容。通过finfet工艺的金属栅极(mg)工艺可形成浮栅。

根据实施例，图4a是示出了根据本发明的一些实施例的非易失性存储器的立体图。图4b是示出了根据本发明的一些实施例的非易失性存储器的顶视图。图4c是示出了根据本发明的一些实施例的沿着图4b的线a-a’截取的非易失性存储器的截面图。图4d是示出了根据本发明的一些实施例的沿着图4b的线b-b’截取的非易失性存储器的截面图。

在图4a至图4d中，用相同的字符标示出与图1a至图1d中的元件相同的元件。在未详细地规定下列描述的层中的每一个层的材料和属性时，它们被认为与图1a至图1d中的材料和属性相同。

如图4a、图4b、图4c和图4d所示，非易失性存储单元包括衬底100、绝缘体104、浮栅108和控制栅极150。

提供了其上至少具有鳍102和102a的衬底100。在一些实施例中，衬底100是块状硅衬底。根据设计需求，衬底100可以是p型衬底或n型衬底并且包括不同的掺杂区。掺杂区可被配置为n型存储单元或p型存储单元。鳍102a的导电类型不同于鳍102的导电类型。在一些实施例中，衬底100是p型衬底，并且例如，在鳍102a中形成n阱区。

在一些实施例中，通过下列步骤形成其上至少具有鳍102和102a的衬底100：在衬底100上方形成掩模层(未示出)；在掩模层上和衬底100上方形成感光图案；图案化衬底100以在衬底100中形成沟槽(未示出)并且通过使用感光图案和掩模层作为蚀刻掩模而蚀刻进衬底100以在沟槽之间形成鳍102和102a；以及去除感光图案和掩模层。在一些实施例中，掩模层是通过例如化学汽相沉积(cvd)形成的氮化硅层。在一些实施例中，沟槽是带状型且平行布置。

绝缘体104位于衬底100上方，并且鳍102和鳍102a分别位于绝缘体104之间。浮栅108位于衬底100上方和绝缘体104上，以及横跨鳍102和鳍102a的上部分且位于鳍102和鳍102a的上部分的上方。浮栅108位于鳍102、鳍102a和绝缘体104的上方。隧穿介电层106位于衬底100和浮栅108之间。

如图4c和图4d所示，鳍102和鳍102a分别包括应变材料部分124和应变材料部分124a。应变材料部分124和应变材料部分124a位于浮栅108的相对两侧上。在一些实施例中，应变材料部分124和应变材料部分124a的材料包括例如sige、碳化硅(sic)或sip。在一些实施例中，通过选择性地生长外延材料形成应变材料部分124和应变材料部分124a。在一些实施例中，注入应变材料部分124以形成源极区和漏极区。也被称为应变源极区和应变漏极区的源极区和漏极区位于浮栅108的相对两侧上。在一些实施例中，接触件118分别位于应变材料部分124(源极区和漏极区)的上方，并且导电层120分别与接触件118相连接。

如图4d所示，控制栅极150包括鳍102a。在一些实施例中，控制栅极150还可包括接触槽146和导电层148。接触槽146与位于浮栅108的相对两侧上的鳍102a相连接。导电层148与接触槽146相连接。在一些实施例中，接触槽146的材料包括含金属材料，诸如，al、cu、w、co、ti、ta、ru、tin、tial、tialn、tan、tac、nisi、cosi或它们的组合。在一些实施例中，导电层148的材料包括含金属材料，诸如，al、cu、w、co、ti、ta、ru、tin、tial、tialn、tan、tac、nisi、cosi或它们的组合。

在一些实施例中，位于控制栅极150和浮栅108之间的隧穿介电层106用作栅极间介电层。

在一些实施例中，在下列步骤中形成接触槽146、接触件118、导电层148和导电层120：在衬底100上方形成层间介电层122；图案化层间介电层122以形成接触孔；形成接触槽146和接触件118以填充接触孔；在层间介电层122上方形成导电材料层；以及图案化导电材料层以形成导电层148和导电层120。在一些实施例中，在相同的工艺或不同的工艺中形成接触槽146和接触件118；以及在相同的工艺或不同的工艺中形成导电层148和导电层120。

在一些实施例中，如图4a至图4d所示的非易失性存储单元还包括如图2a至图2e或图3a至图3d中所示的擦除栅极。如图2a至图2e或图3a至图3d中所示的控制栅极150和擦除栅极位于鳍102的相对两侧上。

在上述实施例中，控制栅极150包括鳍102a，以及增大控制栅极150和浮栅108之间的区域以提高单元的栅极耦合率(gcr)。此外，存储单元具有小器件尺寸。制造非易失性存储器的工艺与finfet工艺相兼容。通过finfet工艺的金属栅极(mg)工艺可形成浮栅。

根据实施例，图5a是根据本发明的一些实施例的非易失性存储器的电路图。图5b是示出了根据本发明的一些实施例的非易失性存储器的顶视图。图5c是示出了根据本发明的一些实施例的沿着图5b的线a-a’截取的非易失性存储器的截面图。

在图5a至图5c中，用相同的字符标示出与图1a至图1d中的元件相同的元件。在未详细地规定下列描述的层中的每一个层的材料和属性时，它们被认为与图1a至图1d中的材料和属性相同。

如图5a、图5b和图5c所示，非易失性存储器包括存储单元q1至q4。在一些实施例中，存储单元分别具有如图1a至图1d所示的结构。存储单元q1至q4位于衬底100的上方且位于鳍102之间，衬底100包括鳍102以及位于衬底100上方的绝缘体104。存储单元q1至q4分别包括位于鳍102的一个和绝缘体104上方的浮栅108，以及位于绝缘体104上的浮栅108的侧壁上方的接触槽110(控制栅极)。在一些实施例中，存储单元还包括如图2a至图2e或图3a至图3d所示的擦除栅极。如图2a至图2e或图3a至图3d所示的控制栅极150和擦除栅极位于鳍102的相对两侧上。在一些实施例中，存储单元分别具有如图4a至图4d所示的结构。

在一些实施例中，存储单元q1至q4被布置成nor型阵列。非易失性存储器还包括位线bl1和bl2以及字线wl1和wl2。存储单元q1和q3的漏极区连接至位线bl1且存储单元q2和q4的漏极区连接至位线bl2。存储单元q1和q2的控制栅极连接至字线wl1以及存储单元q3和q4的控制栅极连接至字线wl2。存储单元q1至q4的源极区共享共同源极线(sl)。

根据实施例，图6a是根据本发明的一些实施例的非易失性存储器的电路图。图6b是示出了根据本发明的一些实施例的非易失性存储器的顶视图。图6c是示出了根据本发明的一些实施例的沿着图6b的线a-a’截取的非易失性存储器的截面图。图6d是示出了根据本发明的一些实施例的沿着图6b的线b-b’截取的非易失性存储器的截面图。

在图6a至图6d中，用相同的字符标示出与图1a至图1d中的元件相同的元件。在未详细地规定下列描述的层中的每一个层的材料和属性时，它们被认为与图1a至图1d中的材料和属性相同。

如图6a、图6b、图6c和图6d所示，非易失性存储器包括存储单元q1至q4。在一些实施例中，存储单元分别具有如图1a至图1d所示的结构。存储单元q1至q4位于衬底100的上方，衬底100包括鳍102以及位于衬底100上方且位于鳍102之间的绝缘体104。存储单元q1至q4分别包括位于鳍102的一个和绝缘体104上方的浮栅108以及位于绝缘体104上的浮栅108的侧壁上方的接触槽110(控制栅极)。在一些实施例中，存储单元还包括如图2a至图2e或图3a至图3d所示的擦除栅极。如图2a至图2e或图3a至图3d所示的控制栅极150和擦除栅极位于鳍102的相对两侧上。在一些实施例中，存储单元分别具有如图4a至图4d所示的结构。

在一些实施例中，存储单元q1至q4被布置成and型阵列。非易失性存储器还包括位线bl1和bl2以及字线wl1和wl2。存储单元q1和q2的漏极区连接至位线bl1且存储单元q3和q4的漏极区连接至位线bl2。存储单元q1和q3的控制栅极连接至字线wl1，以及存储单元q2和q4的控制栅极连接至字线wl2。存储单元q1至q4的源极区共享共用源极线(sl)。

在本发明的一些实施例中，描述了非易失性存储单元。非易失性存储单元包括衬底、绝缘体、浮栅和控制栅极。衬底具有鳍。绝缘体位于衬底上方，其中，鳍位于绝缘体之间。浮栅位于鳍和绝缘体上方。控制栅极位于绝缘体上的浮栅的上方并且包括位于浮栅的侧壁上方的第一接触槽中的至少一个。

在一些实施例中，该非易失性储存单元还包括：第一导电层，与所述第一接触槽连接。

在一些实施例中，该非易失性储存单元还包括：擦除栅极，位于所述多个绝缘体上的所述浮栅上方，其中，所述擦除栅极包括位于所述浮栅的所述侧壁上方的多个第二接触槽中的至少一个。

在一些实施例中，该非易失性储存单元还包括：第二导电层，与所述第二接触槽连接。

在一些实施例中，所述控制栅极和所述擦除栅极分别位于所述绝缘体的上方且分别处于所述鳍的两侧。

在一些实施例中，该非易失性储存单元还包括：擦除栅极，位于所述多个绝缘体上的所述浮栅上方，其中，所述擦除栅极包括：多根导线，分别位于所述浮栅的两侧；多个第二接触槽，位于所述多根导线的上方；以及第二导电层，与所述第二接触槽连接。

在一些实施例中，该非易失性储存单元还包括：栅极间介电层，位于所述控制栅极和所述浮栅之间。

在一些实施例中，该非易失性储存单元还包括：隧穿介电层，位于所述衬底和所述浮栅之间。

在本发明的一些实施例中，描述了非易失性存储单元。非易失性存储单元包括衬底、绝缘体、浮栅和控制栅极。衬底具有第一鳍和第二鳍，其中，第二鳍位于第一鳍的第一侧处以及第二鳍的导电类型不同于第一鳍的导电类型。绝缘体位于衬底上方，其中，第一鳍和第二鳍分别位于绝缘体之间。浮栅位于第一鳍、绝缘体和第二鳍的上方。控制栅极包括第二鳍。

在一些实施例中，该非易失性储存单元还包括：多个第一接触槽，与所述第二鳍连接；以及第一导电层，与所述第一接触槽连接。

在一些实施例中，非易失性储存单元还包括：擦除栅极，位于所述多个绝缘体上的所述浮栅上方，其中，所述擦除栅极包括位于所述浮栅的多个侧壁上的多个第二接触槽，并且第二导电层与所述第二接触槽连接。

在一些实施例中，该非易失性储存单元还包括：擦除栅极，位于所述多个绝缘体上的所述浮栅上方，其中，所述擦除栅极包括：多根导线，分别位于所述浮栅的两侧；多个第二接触槽，位于所述多根导线的上方；以及第二导电层，与所述第二接触槽连接。

在本发明的一些实施例中，描述了非易失性存储器。非易失性存储器包括存储单元。存储单元位于衬底上方，该衬底包括鳍和位于衬底上方和鳍之间的绝缘体。存储单元分别包括位于鳍和绝缘体中的一个上方的浮栅以及控制栅极。浮栅位于鳍和绝缘体中的一个的上方。控制栅极位于绝缘体上的浮栅的侧壁上方。

在一些实施例中，所述控制栅极包括位于所述浮栅的所述侧壁上的至少一个第一接触槽。

在一些实施例中，该非易失性储存器还包括：擦除栅极，位于所述多个绝缘体上的所述浮栅的所述侧壁上方。

在一些实施例中，所述控制栅极和所述擦除栅极分别位于所述多个绝缘体的上方且分别处于所述鳍的两侧。

在一些实施例中，该非易失性储存器还包括：栅极间介电层，位于所述控制栅极和所述浮栅之间。

在一些实施例中，该非易失性储存器还包括：隧穿介电层，位于所述衬底和所述浮栅之间。

在一些实施例中，所述多个存储单元被布置成nor型阵列。

在一些实施例中，所述多个存储单元被布置成and型阵列。

上面论述了若干实施例的部件，使得本领域的普通技术人员可以更好地理解本发明的各个方面。本领域的普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域的普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、更换以及改变。