金属栅极隔离结构及其形成方法与流程

本发明的实施例总体涉及半导体领域，更具体地，涉及金属栅极隔离结构及其形成方法。

背景技术：

金属氧化物半导体(mos)器件是集成电路中的基础构成元件。现有的mos器件通常具有包括掺杂有p型或n型杂质的多晶硅的栅电极，使用诸如离子注入或热扩散的掺杂操作使多晶硅掺杂有p型或n型杂质。栅电极的功函被调整至硅的带边缘(band-edge)。对于n型金属氧化物半导体(nmos)器件，功函可以调整为接近硅的导带。对于p型金属氧化物半导体(pmos)器件，功函可以调整为接近硅的价带。可以通过选择适当的杂质来实现调整多晶硅栅电极的功函。

具有多晶硅栅电极的mos器件展示出载流子耗尽效应，载流子耗尽效应也称为多晶硅耗尽效应。当施加的电场从接近栅极电介质的栅极区清除载流子时，发生多晶硅耗尽效应，从而形成耗尽层。在n掺杂的多晶硅层中，耗尽层包括离子化的非移动供体位点，其中，在p掺杂的多晶硅层中，耗尽层包括离子化的非移动受体位点。耗尽效应导致有效栅极电介质厚度的增加，从而使得在半导体的表面处更加难以产生反型层。

可以通过形成金属栅电极或金属硅化物栅电极来解决多晶硅耗尽问题，其中，用于nmos器件和pmos器件的金属栅极也可以具有带边缘功函。由于nmos器件和pmos器件对于功函具有不同要求，因此使用双栅极cmos器件。

在形成金属栅电极过程中，首先形成长的伪栅极，然后蚀刻，使得长的伪栅极的部分彼此分离。然后将介电材料填充到开口中，该开口是由长的伪栅被蚀刻掉的部分留下的。然后抛光介电材料，使得介电材料的部分位于伪栅极的剩余部分之间。然后用金属栅极替换伪栅的分隔开的各部分。

技术实现要素：

根据本发明的一个方面，提供了一种半导体器件，包括：栅极隔离插塞、第一晶体管和第二晶体管。栅极隔离插塞包括：u型层，包括底部部分和两个侧壁部分；和内部区，与所述底部部分重叠，其中，所述内部区接触所述两个侧壁部分。第一晶体管包括第一栅叠件，其中，所述第一栅叠件的第一端与所述栅极隔离插塞的所述内部区和所述u型层均接触。第二晶体管包括第二栅叠件，并且所述第一栅叠件和所述第二栅叠件位于所述栅极隔离插塞的相对两侧，其中，所述第二栅叠件的第二端与所述栅极隔离插塞的所述内部区和所述u型层均接触。

根据本发明的另一方面，提供了一种半导体器件，包括：细长栅极叠层；栅极隔离插塞，将所述细长栅极叠层分割成第一栅叠件和第二栅叠件，其中，所述栅极隔离插塞包括：外层，包括底部部分和两个侧壁部分；和内部区，与所述底部部分重叠和接触，其中，所述外层的所述两个侧壁部分的顶面与所述内部区的顶面基本上彼此共面，并且所述第一栅叠件和所述第二栅叠件与所述内部区的相对侧壁相接触；第一鳍式场效应晶体管(finfet)，包括：第一半导体鳍，其中，所述第一栅叠件横跨在所述第一半导体鳍上方；以及第二finfet，包括：第二半导体鳍，其中，所述第二栅叠件横跨在所述第二半导体鳍上方。

根据本发明的又一方面，提供了一种形成半导体器件的方法，包括：形成细长伪栅极叠层；蚀刻所述细长伪栅极叠层以形成第一开口，其中，所述第一开口将所述伪栅极叠层分割成第一伪栅叠件和第二伪栅叠件；沉积介电层，其中，所述介电层伸入至所述第一开口中；形成介电区，填充所述第一开口的剩余空间；对所述介电层、所述介电区、所述第一伪栅叠件和所述第二伪栅叠件执行平坦化；除去所述第一伪栅极叠层和所述第二伪栅极叠层以分别形成第二开口和第三开口；蚀刻所述介电层中的面对所述第二开口和所述第三开口的部分，直至所述介电区的侧壁暴露于所述第二开口和所述第三开口；以及分别用第一替换栅极和第二替换栅极填充所述第二开口和所述第三开口。

附图说明

在阅读附图时，本发明的各个方面可从下列详细描述获得最深入理解。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。

图1a至图10b示出了根据一些实施例的形成鳍式场效应晶体管(finfet)和栅极隔离插塞的中间阶段的截面图、顶视图和立体图。

图11示出了根据一些实施例的在器件管芯的不同区域中的两个栅极隔离插塞。

图12示出了根据一些实施例的用于形成finfet和栅极隔离插塞结构的工艺流程。

具体实施方式

下列公开提供了用于实现本发明的不同特征的多种不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接触方式形成的实施例，也可以包括额外的部件可以形成在第一和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在...下面”、“在...下方”、“下部”、“在...上面”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以其他方式定向(旋转90度或在其他方位上)，本文使用的空间相对描述符可同样地作相应解释。

根据各个示例性实施例，提供了一种栅极隔离结构及其形成方法。根据一些实施例示出了形成栅极隔离结构的中间阶段。讨论了一些实施例的一些变化。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。

图1a至图10b示出了根据一些实施例的形成鳍式场效应晶体管(finfet)和栅极隔离插塞的中间阶段的截面图、顶视图和平面图。图12示出的工艺流程中也示意性地示出了图1a至图10b中示出的步骤。

图1a示出了根据一些实施例的初始步骤和所得结构。提供了为半导体晶圆2的一部分的衬底20。衬底20可以是诸如硅衬底的半导体衬底，并且诸如硅锗、硅碳等的其它材料都可以使用。衬底20也可以是块状半导体衬底或绝缘体上硅衬底。

隔离区22形成为延伸到衬底20中。例如，隔离区22可为浅沟槽隔离(sti)区。形成sti区22可包括蚀刻半导体衬底20以形成沟槽(未示出)，以及使用介电材料填充沟槽以形成sti区22。sti区22可由氧化硅形成，尽管也可以使用诸如氮化物的其他介电材料。

半导体鳍24突出sti区22的顶表面，并且与下方半导体带重叠，该半导体带是半导体衬底20在sti区22之间的部分。形成半导体鳍24可包括：形成sti区22以使其顶表面与半导体鳍24的顶表面平齐，并且使sti区22凹进。因此，半导体材料在sti区22的除去部分之间的部分形成半导体鳍24。半导体鳍24和半导体带的一些或大部分整体可由硅或由包括但不限于碳化硅、硅锗等其他含硅化合物形成。

伪栅极叠层32在sti区22和半导体鳍24上方形成。在图12中所示的工艺流程中将相应的步骤示出为步骤202。伪栅极叠层32包括栅极电介质26和在栅极电介质26上方的伪栅电极28。栅极电介质26的在伪栅电极28下方的部分可在后续步骤中除去，因此，根据这些实施例的栅极电介质26是伪栅极电介质。根据一些实施例，栅极电介质26的在伪栅电极28下方的部分也可保留在最终器件中，因此，栅极电介质26充当所得finfet的栅极电介质。根据本发明的一些实施例，栅极电介质26包括氧化硅。根据替换实施例，诸如氮化硅、碳化硅等的其他材料也可用于形成栅极电介质26。如图1a所示，栅极电介质26可以通过氧化半导体鳍24来形成，因此栅极电介质26共形地形成在半导体鳍24上。根据替代实施例，栅极电介质26是通过沉积形成的，因此栅极电介质26除了图示部分还将包括在sti区22的顶表面上的水平部分。用虚线示出了栅极电介质26的相应水平部分。

伪栅电极28可以包括多晶硅。根据一些实施例，伪栅极叠层32还包括在伪栅电极28上方的硬掩模30。例如，硬掩模30可由氮化硅形成，虽然也可以使用其他材料，例如碳化硅，氮氧化硅等。根据替代实施例，不形成硬掩模30。因此，图1a示出了硬掩模30，用虚线表示它可以形成或可以不形成。在随后的图中，没有示出硬掩模30，虽然它可能存在也可能不存在。

如图1a所示，伪栅堆叠32跨越在多个半导体鳍24上方。根据一些实施例，图1b示出了伪栅极叠层32的顶视图，其中，图1a所示的截面图是根据图1b中含线1a-1a的平面截取的。可以理解的是，为了简化说明，尽管图1a和图1b示出的伪栅极叠层32跨越在两个半导体鳍24上方，但是，伪栅极叠层32也可跨越(和在侧壁上延伸)在三个、四个或任意更多数量的半导体鳍上方。

参照图1b，栅极间隔件34形成在伪栅极叠层32的侧壁上。栅极间隔件34可形成环绕伪栅极叠层32的环。栅极间隔件34可以由氧化物、氮化物、氮氧化物、碳化物等形成。根据一些示例性实施例，栅极间隔件34包括氧化硅层和在氧化硅层上方的氮化硅层，其中，氧化硅层在截面图中可具有l形，氮化硅层位于氮化硅层的水平段(leg)上。

进一步参照图1b，层间电介质(ild)36环绕。图1c示出了图1b所示结构的截面图，其中，该截面图是根据图1b中包括线1c-1c的平面截取的。ild36的顶表面与伪栅极叠层32的顶表面和栅极间隔件34的顶表面共面。ild36可以毯式形成为高于伪栅极叠层32的顶表面的高度，然后平坦化(如化学机械抛光(cmp))以除去ild36的多余部分，其中，该多余部分高于伪栅极叠层32和栅极间隔件34的顶表面。例如，ild36可以包括用可流动化学汽相沉积(fcvd)形成的可流动氧化物。ild36还可以是使用旋涂形成的旋涂玻璃。ild36也可以由磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂磷硅酸盐玻璃(bpsg)、原硅酸四乙酯(teos)、tin、sioc或另一低k非多孔介电材料形成。

根据一些实施例，如图1c所示，源和漏区(以下称作源/漏区)38形成在半导体鳍24的未被伪栅极叠层24覆盖的相对两端部。源/漏区38可以通过注入半导体鳍24的端部，或通过凹进半导体鳍24的端部以形成凹槽，然后在凹槽中再生长源/漏区。源/漏硅化物区40可形成在源/漏区上。源/漏接触插塞42可形成为伸入ild36，以电连接源/漏区38。源/漏接触插塞42可由钨或其他导电材料/金属形成。根据替换实施例，不是在此阶段形成源漏硅化物区40及接触插塞42，而是在后续阶段中形成，例如，在如图10b所示的ild68形成之后。同样地，源/漏接触插塞42还可以形成在初始步骤或后期阶段中，因此源/漏接触插塞42用虚线示出。

参考图2a，形成并且图案化光刻胶44。图2b示出了图2a所示结构的顶视图。如图2b所示，光刻胶44覆盖伪栅极叠层32的端部，而使伪栅极叠层32的中间部分未被覆盖。然后通过光刻胶44中的开口蚀刻伪栅极叠层32。相应的步骤示为图12所示的工艺流程中的步骤204。结果，如图2a和图2b所示，除去伪栅极叠层32的中间部分。因此，根据一些示例性实施例，长伪栅极叠层32被切割成彼此断开的两个分立部分。剩余部分被称为伪栅极叠层32a和32b。在图1b的伪栅极叠层32跨越在三个、四个或更多半导体鳍24上方的实施例中，伪栅极叠层32可以被切割成三个、四个或更多个分立部分。此外，伪栅极叠层32的每个分立部分可以跨越在一个、两个或更多个半导体鳍24上方，以形成单鳍finfet或多鳍finfet。在蚀刻伪栅极叠层32后，除去光刻胶44，例如，用灰化工艺除去光刻胶。

作为蚀刻伪栅极叠层32的结果，开口46形成在伪栅极叠层32a和32b之间。此外，开口46形成在栅极间隔件部分34a和34b之间，栅极间隔件34a和34b是栅极间隔件34的平行相对部分。每个栅极间隔件部分34a和34b具有暴露于开口46的侧壁。如图2a所示，当伪栅极电介质26具有如虚线所示的水平部分时，露出的水平部分可暴露于开口46。此外，栅电介质26的露出水平部可在蚀刻伪栅极叠层32期间除去，或可在蚀刻伪栅极叠层32期间保留(和减薄)。

接下来，如图3所示，用介电层/区域48和50填充开口46。将相应的步骤示出为在图12中所示的工艺流程的步骤206。介电层48和50由从同一组的电介质材料选择出来的不同电介质材料形成，同一组的电介质材料包括但不限于基于氧化物的介电材料、基于氮化物的介电材料、基于氮氧化物的介电材料、基于碳氧化物的介电材料、基于碳化物的介电材料等。根据一些示例性实施例，介电层48由诸如氧化硅的氧化物形成，并且介电层50由诸如氮化硅的氮化物形成。此外，介电层48由与栅极间隔件34的材料不同的材料形成。在栅极间隔件34具有多层结构的实施例中，介电层48由与栅极间隔件34的部分的材料不同的材料形成，栅极间隔件34的部分具有与介电层48物理接触的侧壁。

根据一些实施例，介电层48是利用共形沉积方法形成的，因此其垂直部分的厚度接近其水平部分的厚度。根据一些示例性实施例，介电层48使用原子层沉积(ald)、低压化学汽相沉积(lpcvd)或其他适用的沉积方法形成。根据一些示例性实施例，介电层48的厚度t1可以在介于约1nm至约5nm之间的范围内。介电层/区50填充开口46(图2a)的未被介电层48填充的剩余空间。只要完全填充剩余开口46，形成介电层48可以包括ald、化学汽相沉积(cvd)或其它沉积方法。介电层48和50具有高于伪栅极叠层32a和32b的顶表面的部分。

参照图4a和图4b，对如图3所示的晶圆2执行平坦化工艺，以除去介质层48和50的多余部分。将相应的步骤示出为在图12中所示的工艺流程的步骤208。介电层48和50中高于伪栅极叠层32a和32b的顶表面的部分除去。结果，露出伪栅极叠层32a和32b。同时，根据一些实施例也露出ild36(图4a中未示出，请参照图1c)。下文中将介电层48和50的剩余部分的组合称为栅极隔离插塞52，该插塞包括剩余介电层48'和在介电层48'的底部上方的剩余内部介电区50'。

图4b示出图4a中所示的结构的顶视图。如图4b中所示，栅极隔离插塞52将伪栅极叠层32a和32b彼此分开。栅极隔离插塞52和伪栅极叠层32a和32b的组合在顶视图中形成带，并且该带在栅极间隔件34的相对部分34a和34b之间。

然后蚀刻伪栅极叠层32a和32b。伪栅电极28和硬掩模30(图4a)，如果有的话，在蚀刻中被除去。将相应的步骤示出为在图12中所示的工艺流程的步骤210。根据本发明的一些实施例，栅极电介质26不被除去，因此，在除去伪栅电极28之后露出栅极电介质26。所得结构在图5a和图5b示出，图5a和图5b分别示出了截面图和顶视图。根据替代实施例，除去栅极电介质26，因此露出半导体鳍24。开口54a和54b形成在通过除去伪栅极电极28(以及可能的栅极电介质26)留下的空间中。如图5b所示，开口54a和54b的每一个都由栅极隔离插塞52和栅极间隔件34限定，并且开口54a和54b进一步通过栅极隔离插塞52彼此分隔。栅极隔离插塞52的宽度示出为w1。

图5c示出了根据一些实施例的图5a和图5b所示的结构的立体图。栅极间隔件34示为透明的，以示出隐藏在栅极间隔件34背后的结构。在现实中，栅极间隔件34可以是透明或不透明的，这取决于栅极间隔件34的材料和厚度。图5c中未示出栅极间隔件34的端部、源/漏区和ild36。如图5c所示，栅极隔离插塞52包括由介电层48'形成的盆部以及在该盆部中的内部介电区50'。

接下来，在蚀刻步骤中除去介电层48'的暴露于开口54a和54b的侧壁部分。将相应的步骤示出为在图12中所示的工艺流程的步骤212。所得结构在图6a和图6b中示出，图6a和图6b分别示出了截面图和顶视图。使用蚀刻气体或蚀刻液攻击介电层48'来执行蚀刻，但基本上不攻击电介质区域50'和栅极间隔件34。其结果是，除去了露出开口54a和54b的介电层48'的侧壁部分,而在蚀刻之后与栅极间隔件34a和34b接触的介电层48'的侧壁部分保留。根据一些实施例，蚀刻可以是各向同性的，其可以是干法蚀刻或湿法蚀刻。所得栅极介电层48'是包括底部部分和两个侧壁部分的u型层，两个侧壁部分具有连接到底部部分的底部端。电介质区50'位于电介质层48'的底部部分上。

图6c示出图6a和6b中所示的结构的顶视图。用于比较的目的，图6c也采用虚线来说明介电层48'的被除去的侧壁部分。这表明，通过蚀刻，栅极隔离插塞52的宽度从w1减小到w2，其中，w2可以等于或稍小于(w1-2t1)。因此，图6a、图6b和图6c所示的蚀刻步骤也称为栅极隔离插塞52的薄化。因此，通过形成盆状(basin-shaped)介电层48'，然后蚀刻介电层48’的两个侧壁部分，减小了栅极隔离插塞52的宽度。应该意识到，当栅极隔离插塞52的尺寸非常小时，例如，当达到光刻工艺的极限时，很难进一步降低栅极隔离插塞52的尺寸。有利的是，本发明的实施例提供了一种具有减小尺寸的栅极隔离插塞。宽度w2可以比通过光刻工艺实现的最小尺寸更小。

在蚀刻介电层48'的侧壁部分时，介电层48'的侧壁部分可以横向凹进，并且因此形成如图6d所示的弯曲的侧壁。此外，电介质区50'的侧壁也可以是弯曲的，电介质区50'的侧壁的中间部分朝向开口54a和54b而突出超过其余部分。

此外，在蚀刻伪栅极叠层32a和32b(图4a)期间，可以完全除去栅极电介质26，从而露出半导体鳍24。图6d中还示出了所得到的结构。因此，去除伪栅极电介质26可以与薄化栅极隔离插塞52集成作为同一蚀刻步骤。在图6d中，只示出栅极间隔部34a，而没有示出栅极间隔件部34b(图6b)，尽管它仍然存在。根据替代实施例，在薄化栅极隔离插塞52时，如图6b所示，薄化了栅极电介质26，除去了其顶部部分，而其底部部分保留在半导体鳍24上。

图7a、图7b和图7c示出了替换栅极叠层58a和58b的形成的相应的截面图、立体图和顶视图。将相应的步骤示出为在图12中所示的工艺流程的步骤214。替换栅极叠层58a和58b包括栅电极60。根据本发明的一些实施例，栅电极60由金属、金属合金、金属硅化物、金属氮化物等形成，并且可以具有包括由tin、tial、co、al等形成的多个层的复合结构。选择相应的金属和结构，使得所得的替代栅电极60具有适当的功函。例如，当所得的finfet是n型finfet时，栅电极60的功函低于4.5ev，并且当将所得的finfet是p型finfet时，栅电极60的功函高于4.5ev。

根据一些实施例，替换栅极叠层58a和58b还包括栅极电介质62(图7a和7c)，栅极电介质62可与半导鳍24物理接触，或者可与剩余栅极电介质26接触。根据栅极电介质26保留的替代实施例，没有形成额外栅极电介质，因此栅电极60可以与栅极电介质26和栅极隔离插塞52物理接触。栅极电介质62可包括诸如氧化铪、氧化锆、氧化镧等高k介电材料，并且还可以包括在高k介电材料和半导体鳍24之间充当界面层的氧化硅层。

如图7a所示，介电层48'的底部部分具有弯曲的侧壁，同时该弯曲侧壁具有顶部部分、底部部分，以及比底部部分和底部部分更加凹进的中间部分。

图7c示出了替换栅极叠层图58a和58b的顶视图。栅极隔离插塞52将替换栅极叠层58a和58b彼此分开。替换栅叠件58a和58b的组合可以被视为通过栅极隔离插塞52被分离成部分58a和58b的细长栅极叠层带。栅极隔离插塞52和替换栅叠件58a和58b共同形成带，该带在顶视图中具有均匀宽度，并且该带介于栅极间隔件34的相对部分34a和34b之间。换言之，每个连续的(其可以是直的)栅极间隔部34a和/或34b均与替换栅叠件58a、栅极隔离插塞52和替换栅叠件58b的侧壁接触。栅极电介质62用虚线示出，以表明它们可以形成，或者可以不形成。

在所得的结构中，形成了finfet100和102，它们分别具有替换栅极58a和58b。替换栅极58a和58b共用共同的栅极间隔件34a和34b。此外，这两个替换栅极58a和58b均邻接栅极隔离插塞52。

图8示出了根据一些实施例的finfet100或102(示出为100/102)的一部分的顶视图。可以理解，介电层48'可具有弯曲的侧壁49，这是由薄化栅极隔离插塞52而造成的。弯曲的侧壁49具有比相应端部更加凹进的中间部分，凹进距离r1可大于约凹进距离r1也可以在约至约5nm之间的范围内。

图9a和图9b分别示出了根据一些实施例的finfet100和102的立体图和顶视图。根据这些实施例，介电层50'还可具有弯曲的侧壁51，这是由薄化栅极隔离插塞52而造成的。弯曲的侧壁51具有朝着替换栅极58a/58b更为突出的中间部分，并且突出距离r2(图9b)可大于约突出距离r2也可在约至约5nm之间的范围内。

图10a示出了在形成ild68和ild68中的栅极接触插塞66a和66b时的截面图。将相应的步骤示出为在图12中所示的工艺流程的步骤216。ild68可以由选自与形成ild36(图1c)的相同候选材料的材料形成。接触插塞66a和66b在栅极叠层58a和58b上方，并且相应地与栅极叠层58a和58b接触。可以理解的是，根据一些实施例，尽管示出了栅极电介质26，但是它们可以存在，或可以不存在。

图10b示出了晶体管100的截面图，其中，该截面图是根据图10a中包括线10b-10b的平面截取的。源/漏区接触插塞72形成为伸入到ild36和ild68中。此外，也示出了接触蚀刻停止层70。可以理解，源/漏区接触插塞72的下部可在此阶段形成，或者可在图1c所示的步骤中形成，其中，下部示出为42。

图11示出了具有栅极隔离插塞52的晶体管100/102，以及具有栅极隔离插塞152的晶体管104和106。根据一些实施例，晶体管100和102具有在第一器件区中形成的第一器件类型，而晶体管104和106具有在不同于第一器件区的第二器件区中形成的第二器件类型，其中，第一器件类型和第二器件类型不同。根据一些示例性实施例，晶体管100和102是核心器件(在核心区)、存储器件(在存储区)等，而晶体管104和106是输入/输出(io)器件(在io区)。栅极隔离插塞52包括具有u形的介电层48'，而栅极隔离插塞152包括具有盆形的介电层148'以及电介质区150'。根据一些实施例中，晶体管100和102需要尽可能小，因此栅极隔离插塞52也需要尽可能小。因此，栅极隔离插塞52被减薄为具有u形。另一方面，栅极隔离插塞152需要足够大的宽度，以承受施加于晶体管104和106的栅极上的高电压。因此，不薄化栅极隔离插塞152。根据一些实施例，栅极隔离插塞52和152的相应部分共享相同的工艺步骤。例如，层48'和148'可以共享相同的沉积工艺，并且区域50'和150'可以共享相同的沉积工艺和相同的cmp步骤。因此，除了栅极隔离插塞52变薄，而栅极隔离插塞152没有变薄之外，栅极隔离插塞52和152同时形成。

可以理解的是，尽管用finfet100、102、104和106用作实例，但是本发明的概念也可以用于平面晶体管中。平面晶体管和相应栅极隔离插塞的形成方法和结构与图1a至图11所示的类似，除了其使用平面有源区而没有使用半导体鳍24之外。

本发明的实施例具有一些有利特征。参看图10a，如果栅极隔离插塞52不变薄，栅极隔离插塞52的边缘可以在虚线74所示的位置处，栅极接触插塞66b具有在替换栅极58a上的部分置放(landing)。通过使栅极隔离插塞52更薄，使得栅极叠层58a更长，因此将至少减小或基本消除该部分置放。

根据本发明的一些实施例，一种器件包括栅极隔离插塞，栅极隔离插塞包括具有底部部分和两个侧壁部分的u型层以及与所述底部部分重叠的内部区。所述内部区接触所述两个侧壁部分。第一晶体管，具有第一栅叠件，所述第一栅叠件的第一端与所述栅极隔离插塞的所述内部区和所述u型层均接触。第二晶体管，具有第二栅叠件，所述第一栅叠件的第一端与所述栅极隔离插塞的所述内部区和所述u型层均接触。所述第一栅叠件和所述第二栅叠件在所述栅极隔离插塞的相对侧。

在一些实施例中，所述第一栅叠件具有第一长度和比所述第一长度小的第一宽度，所述第二栅叠件具有第二长度和比所述第二长度小的第二宽度，并且所述第一宽度等于所述第二宽度，其中，所述第一栅叠件和所述第二栅叠件的长度方向对准至同一直线。

在一些实施例中，所述的器件还包括：第一栅极间隔部分，接触所述第一栅叠件、所述u型层和所述第二栅叠件。

在一些实施例中，所述的器件还包括：第二栅极间隔部分，接触所述第一栅叠件、所述u型层和所述第二栅叠件，其中，所述第一栅极间隔部分和所述第二栅极间隔部分均是直的并且彼此平行。

在一些实施例中，所述第一栅叠件包括：栅极电介质，接触所述栅极隔离插塞；以及栅电极，通过所述栅极电介质与所述栅极隔离插塞分隔开。

在一些实施例中，在所述栅极隔离插塞的截面图中，所述u型层的所述底部部分具有的弯曲侧壁，所述弯曲侧壁具有顶部部分、底部部分以及比所述顶部部分和所述底部部分更加凹进的中间部分。

在一些实施例中，所述的器件还包括：浅沟槽隔离(sti)区，直接位于所述栅极隔离插塞下方，并且与所述栅极隔离插塞接触。

在一些实施例中，所述第一晶体管是包括第一半导体鳍的第一鳍式场效应晶体管(finfet)，所述第二晶体管是包括第二半导体鳍的第二finfet，并且所述第一栅叠件和所述第二栅叠件分别横跨在所述第一半导体鳍和所述第二半导体鳍的上方。

在一些实施例中，所述栅极隔离插塞的所述u型层和所述内部区由不同电介质材料形成。

在一些实施例中，在所述栅极隔离插塞的顶视图中，所述内部区和所述u型层的至少一个具有的弯曲边缘。根据本发明的一些实施例，一种器件包括细长栅极叠层和将所述细长栅叠件分割成第一栅叠件和第二栅叠件的栅极隔离插塞。所述栅极隔离插塞包括具有底部部分和两个侧壁部分的外层，和与所述底部部分重叠和接触的内部区。所述外层的所述两个侧壁部分的顶面与所述内部区的顶面基本上彼此共面。所述第一栅叠件和所述第二栅叠件与所述内部区的相对侧壁相接触。第一finfet具有第一半导体鳍，其中，所述第一栅叠件跨越在所述第一半导体鳍上方。第二finfet具有第二半导体鳍，其中，所述第二栅叠件跨越在所述第二半导体鳍上方。

在一些实施例中，所述栅极隔离插塞的所述底部部分和所述两个侧壁部分具有基本上相同的厚度。

在一些实施例中，所述第一栅叠件和所述第二栅叠件均与所述栅极隔离插塞的所述外层的所述底部部分的相对侧壁接触。

在一些实施例中，所述第一栅叠件和所述第二栅叠件均与所述栅极隔离插塞的所述两个侧壁部分的相对侧壁接触。

在一些实施例中，所述外层的所述两个侧壁部分的顶面和所述内部区的顶面与所述第一栅叠件和所述第二栅叠件的顶面基本上共面。

根据本发明的一些实施例，一种方法，包括：形成细长伪栅极叠层，蚀刻所述细长伪栅极叠层以形成第一开口。所述第一开口将所述伪栅极叠层分割成第一伪栅叠件和第二伪栅叠件。沉积介电层，所述介电层伸入到所述第一开口中。形成介电区，填充所述第一开口的剩余空间。所述方法还包括对所述介电层、所述介电区、所述第一伪栅叠件和所述第二伪栅叠件执行平坦化，除去所述第一伪栅叠件和所述第二伪栅叠件以分别形成第二开口和第三开口，蚀刻面对所述第二开口和所述第三开口的所述介电层的部分，直至所述介电区的侧壁露出于所述第二开口和所述第三开口，以及分别用第一替换栅极和第二替换栅极填充所述第二开口和所述第三开口。

在一些实施例中，蚀刻所述介电层的所述部分包括各向同性蚀刻。

在一些实施例中，该方法还包括：形成栅极间隔件，所述栅极间隔件包括与所述细长伪栅极叠层的相对侧壁相接触的相对部分，其中，在蚀刻所述介电层的所述部分之后，所述介电层的部分接触保留的所述栅极间隔件。

在一些实施例中，该方法还包括：平坦化，以使得所述介电层和所述介电区的顶面与所述第一伪栅叠件和所述第二伪栅叠件的顶面共面。

在一些实施例中，所述介电层用共形沉积方法形成。

上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。