半导体器件的制作方法

本发明构思涉及半导体器件及制造其的方法。

背景技术：

金属氧化物半导体(MOS)晶体管的特征尺寸的减小导致了栅极长度和形成于其下的沟道长度的减小。沟道长度的减小还导致了电荷的减小的迁移率。电荷的迁移率的减小可以是提高MOS晶体管的饱和电流上的障碍。

技术实现要素：

根据本发明构思的一示例性实施方式，一种半导体器件被如下提供。衬底包括图案形成区域和外围区域。第一应变松弛缓冲层设置在衬底的图案形成区域上。第二应变松弛缓冲层设置在衬底的外围区域上。第一绝缘膜图案设置在衬底上。第一绝缘膜图案的至少一部分设置在第一应变松弛缓冲层内。第一绝缘膜图案的上表面由第一应变松弛缓冲层覆盖。第二绝缘膜图案设置在衬底上。第二绝缘膜图案的至少一部分设置在第二应变松弛缓冲层内。第二绝缘膜图案的上表面由第二应变松弛缓冲层覆盖。栅电极设置在第一应变松弛缓冲层上。

根据本发明构思的一示例性实施方式，一种半导体器件被如下提供。衬底包括第一图案形成区域和外围区域。第一化合物半导体层在衬底的第一图案形成区域上包括第一下化合物半导体层和第一上化合物半导体层。第二化合物半导体层在衬底的外围区域上包括第二下化合物半导体层和第二上化合物半导体层。第一绝缘膜图案延伸穿过衬底的一部分和第一下化合物半导体层。第一绝缘膜图案的上表面由第一上化合物半导体层覆盖。第二绝缘膜图案延伸穿过衬底的一部分和第二下化合物半导体层。第二绝缘膜图案的上表面由第二上化合物半导体层覆盖。第一鳍型图案设置在第一化合物半导体层上。第一栅电极交叉第一鳍型图案。

根据本发明构思的一示例性实施方式，一种半导体器件被如下提供。衬底包括图案形成区域和外围区域。第一SiGe(硅锗)层设置在衬底的图案形成区域上。第二SiGe层设置在衬底的外围区域上。第二SiGe层的锗分数与第一SiGe层的锗分数基本上相同。第一绝缘膜图案延伸穿过衬底的一部分和第一SiGe层的一部分。第二绝缘膜图案延伸穿过衬底的一部分和第二SiGe层的一部分。鳍型图案设置在第一SiGe层上。鳍型图案包括具有与第一SiGe层的晶格常数不同的晶格常数的材料。栅电极交叉鳍型图案。

根据本发明构思的一示例性实施方式，一种制造半导体器件的方法被如下提供。下化合物半导体层被形成在衬底的图案形成区域和衬底的外围区域上。嵌段共聚物膜被形成在下化合物半导体层上。多个第一图案以及多个填充所述多个第一图案中的两个相邻第一图案之间的空隙的第二图案通过嵌段共聚物膜的相分离过程被形成。通过去除所述多个第二图案，掩模图案形成在下化合物半导体层上。通过利用掩模图案去除下化合物半导体层，第一沟槽形成在图案形成区域中并且第二沟槽形成在外围区域中。填充第一沟槽的第一绝缘膜图案和填充第二沟槽的第二绝缘膜图案被形成。上化合物半导体层被形成在第一绝缘膜图案和第二绝缘膜图案上。

根据本发明构思的一示例性实施方式，一种制造半导体器件的方法被如下提供。下化合物半导体层被形成在晶片上。嵌段共聚物膜被形成在下化合物半导体层上。对嵌段共聚物膜执行退火工艺以由嵌段共聚物膜形成多个第一图案以及多个填充所述多个第一图案中的两个相邻第一图案之间的空隙的第二图案。所述多个第一图案被去除。穿过下化合物半导体层的多个沟槽利用所述多个第二图案作为蚀刻掩模来形成。多个绝缘膜图案形成在所述多个沟槽中。上化合物半导体层形成在所述多个绝缘膜图案上。

附图说明

通过参照附图详细描述本发明构思的示例性实施方式，本发明构思的这些和其它特征将变得更加明显，其中：

图1示出根据一些示例实施方式的包括半导体器件的晶片的俯视图，其中排列多个半导体管芯区域；

图2示出图1中的半导体管芯区域中的一个；

图3A示出图2中的器件形成区域的一部分的俯视图；

图3B示出图2中的外围区域的一部分的俯视图；

图4是沿图3A和3B的线A-A和B-B截取的剖视图；

图5A至5C示出应变松弛缓冲层的锗分数的曲线图；

图6A和6B示出根据一些示例实施方式的半导体器件；

图7A和7B示出根据一些示例实施方式的半导体器件；

图8示出根据一些示例实施方式的半导体器件；

图9A和9B示出根据一些示例实施方式的半导体器件；

图10示出根据一些示例实施方式的半导体器件；

图11示出根据一些示例实施方式的半导体器件；

图12示出包括根据一些示例实施方式的半导体器件的半导体管芯区域；

图13是图12中的第二图案形成区域中的第三绝缘膜图案的形状的俯视图；

图14是沿图12的线A-A、B-B和C-C截取的剖视图；以及

图15至22示出根据一些示例实施方式的用于制造半导体器件的方法。

尽管某些剖视图(们)的对应的俯视图和/或透视图可以不被示出，但是这里示出的器件结构的剖视图(们)为多个器件结构提供了支持，所述多个器件结构如同俯视图中示出那样沿两个不同的方向和/或如同透视图中示出那样在三个不同的方向上延伸。所述两个不同的方向可以是或可以不是彼此正交的。所述三个不同的方向可以包括可与所述两个不同的方向正交的第三方向。所述多个器件结构可以被集成在同一电子器件中。例如，当一器件结构(例如存储单元结构或晶体管结构)在剖视图中被示出时，电子器件可以包括多个器件结构(例如存储单元结构或晶体管结构)，如同被电子器件的俯视图示出那样。所述多个器件结构可以被布置成阵列和/或成二维图案。

具体实施方式

下面将参照附图详细描述本发明构思的示例性实施方式。然而，本发明构思可以以不同的形式被实现并且不应被解释为限于这里阐述的实施方式。在图中，为了清晰，层和区域的厚度可以被夸大。还将理解，当一元件被称为“在”另一元件或衬底“上”时，它可以直接在所述另一元件或衬底上，或者还可以存在居间层。还将理解，当一元件被称为被“联接到”或“连接到”另一元件时，它可以直接联接到或连接到所述另一元件，或者还可以存在居间元件。在整个说明书和附图中，相同附图标记可以指代相同元件。

尽管关于根据一些示例实施方式的半导体器件的附图例示了包括成鳍型图案形状的沟道区域的鳍型晶体管(FinFET)，但是示例实施方式不限于此。当然可以的是，根据一些示例实施方式的半导体器件可以包括隧道晶体管(隧道FET)、包括纳米线的晶体管、包括纳米片的晶体管或三维(3D)晶体管。

在下文，根据一些示例实施方式的半导体器件将参照图1至5C被说明。

图1是根据一些示例实施方式的包括半导体器件的晶片的示例俯视图，其中多个半导体管芯区域被排列。图2是图1中的半导体管芯区域中的一个的视图。图3A是图2中的器件形成区域DF的一部分的示例俯视图。图3B是图2中的外围区域PERI的一部分的示例俯视图。图4是沿图3A和3B的线A-A和B-B截取的剖视图。图5A至5C示出应变松弛缓冲层的锗分数。

为了参考，图3A和3B排除了鳍型图案和栅电极的图示，以描述第一绝缘膜图案120和第二绝缘膜图案220的形状。

参照图1至5C，根据一些示例实施方式的半导体器件可以包括衬底100、第一应变松弛缓冲层110、第二应变松弛缓冲层210、第一绝缘膜图案120、第二绝缘膜图案220和第一栅电极140。

衬底100可以包括器件形成区域DF和外围区域PERI。外围区域PERI可以被限定在器件形成区域DF的外围区域上。例如，外围区域PERI可以围绕器件形成区域DF。

参照图1和2，下面将更具体地说明器件形成区域DF和外围区域PERI。图1示出了包括多个半导体管芯区域50的晶片，该晶片未被分割成每个半导体管芯区域50。图2示出通过利用划线工艺切开晶片20而与晶片20分离的半导体管芯区域50。

晶片20可以包括多个被排列的半导体管芯区域50。利用划线工艺中使用的切割线，在晶片20内，半导体管芯区域50中的每个可以被彼此分离。

半导体管芯区域50可以包括器件形成区域DF。器件形成区域DF可以通过使用光刻工艺的光罩(reticle)来限定。例如，通过经具有绘制在其上的器件图案的光罩发射光源而被转移到光致抗蚀剂膜上的区域可以是器件形成区域DF。绘制在光罩上的器件图案可以包括栅电极等。器件形成区域DF可以是光刻工艺的照射区域(shot region)。器件形成区域DF可以是其中形成器件图案的图案形成区域。例如，器件形成区域DF可以包括第一图案形成区域PR1。

半导体管芯区域50可以包括限定在器件形成区域DF的周边上的外围区域PERI。例如，外围区域PERI可以围绕器件形成区域DF。外围区域PERI可以位于利用光罩被转移在光致抗蚀剂膜上的区域的周边上。外围区域PERI可以包括例如光刻工艺的照射边界区域SB。外围区域PERI可以是光罩上绘制的器件图案不被转移在其中的区域。外围区域PERI可以是其中不形成例如栅电极的区域。当器件形成区域DF利用光罩被重复地转移在晶片20上时，照射边界区域SB可以用作将相邻的器件形成区域DF彼此分隔开的区域。

外围区域PERI可以包括在划线工艺中使用的切割线的一部分等，但是本发明构思不限于此。例如，在划线工艺中被使用之后留下的切割线等可以沿外围区域PERI定位。由于切割线不包括栅电极被形成于其中的光刻工艺的照射区域，所以栅电极不需要形成在对应于切割线的晶片20或衬底100上。

由于在图2至4中半导体管芯区域50包括衬底100，所以衬底100可以包括器件形成区域DF和外围区域PERI。例如，衬底100可以包括第一图案形成区域PR1和照射边界区域SB。

衬底100可以包括体硅、绝缘体上硅(SOI)或硅衬底，或者可以包括诸如硅锗、绝缘体上硅锗(SGOI)、硅碳化物、铟锑化物、铅碲化物化合物、铟砷化物、铟磷化物、镓砷化物或镓锑化物的材料，但本发明构思不限于此。

在根据一些示例实施方式的半导体器件中，所描述的是衬底100是包括硅的硅衬底。

第一应变松弛缓冲层110可以形成在衬底100上。第一应变松弛缓冲层110可以形成在器件形成区域DF的第一图案形成区域PR1中。第一应变松弛缓冲层110可以包括第一下应变松弛缓冲层111和第一上应变松弛缓冲层112。

第二应变松弛缓冲层210可以形成在衬底100上。第二应变松弛缓冲层210可以形成在外围区域PERI的照射边界区域SB中。第二应变松弛缓冲层210可以包括第二下应变松弛缓冲层211和第二上应变松弛缓冲层212。

第一下应变松弛缓冲层111和第二下应变松弛缓冲层211可以在相同的层形成，并且第一上应变松弛缓冲层112和第二上应变松弛缓冲层212可以在另一相同的层形成。当在这里使用时术语“相同的层”指通过同一制造工艺形成。

下面将描述划分第一下应变松弛缓冲层111和第一上应变松弛缓冲层112的方法。

第一应变松弛缓冲层110和第二应变松弛缓冲层210可以包括化合物半导体。第一应变松弛缓冲层110和第二应变松弛缓冲层210可以包括例如IV-IV族化合物半导体或III-V族化合物半导体。例如，由IV-IV族化合物半导体形成的第一应变松弛缓冲层110和第二应变松弛缓冲层210可以是包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的诸如硅锗的二元化合物或三元化合物，或掺以IV族元素的这些化合物。例如，由III-V族化合物半导体形成的第一应变松弛缓冲层110和第二应变松弛缓冲层210可以是二元化合物、三元化合物和四元化合物中的一种，其通过可以是铝(Al)、镓(Ga)和铟(In)中的至少一种的III族元素与可以是磷(P)和砷(As)中的一种的V族元素的组合形成。

第一应变松弛缓冲层110和第二应变松弛缓冲层210可以使用外延生长法形成在衬底100上。例如，第一应变松弛缓冲层110和第二应变松弛缓冲层210可以通过使用常压化学气相沉积(APCVD)、低(或减)压化学气相沉积(LPCVD)、超高真空化学气相沉积(UHD-CVD)、分子束外(MBE)、金属有机化学气相沉积(MOCVD)等形成，但本发明构思并不限于此。

第一应变松弛缓冲层110和第二应变松弛缓冲层210可以具有与衬底100的晶体结构类似的晶体结构。例如，用作衬底100的硅衬底可以具有金刚石晶体结构。在这种情况下，包括化合物半导体的第一应变松弛缓冲层110和第二应变松弛缓冲层210可以具有与衬底100的金刚石晶体结构类似的闪锌矿结构。

在一示例性实施方式中，第一应变松弛缓冲层110和第二应变松弛缓冲层210是SiGe(硅锗)层。例如，第一应变松弛缓冲层110和第二应变松弛缓冲层210可以分别是第一图案形成区域PR1和照射边界区域SB中的具有弹性应力松弛的SiGe(硅锗)层。

第一应变松弛缓冲层110和第二应变松弛缓冲层210可以包括例如Si1-xGex。这里，x可以大于0且小于1。第一应变松弛缓冲层110的锗分数和第二应变松弛缓冲层210的锗分数可以大于衬底100的锗分数。

例如，如图5A，第一应变松弛缓冲层110在第一应变松弛缓冲层110的厚度方向上，即在衬底100的厚度方向上，可以具有均匀的锗百分数。例如，厚度方向可以基本上垂直于衬底100的上表面，第一应变松弛缓冲层110可被形成在该上表面上。在图5A中，x轴表示衬底100、第一下应变松弛缓冲层111和第一上应变松弛缓冲层112的排列。x轴上的数字对应于附图标记100、111和112。第一下应变松弛缓冲层111的锗分数可以与第一上应变松弛缓冲层112的锗分数相同。从晶格常数方面来看，第一应变松弛缓冲层110的晶格常数在衬底100的厚度方向上可以是一致的。

第二应变松弛缓冲层210在与第一应变松弛缓冲层110相同的层形成。例如，第一松弛缓冲层110和第二应变松弛缓冲层210可以用相同的制造工艺形成。在这种情况下，第二应变松弛缓冲层210的锗分数可以与第一应变松弛缓冲层110的锗分数相同。

在一示例性实施方式中，如图5B所示，第一应变松弛缓冲层110可以包括随着离开衬底100更远锗分数连续增大的部分。例如，第一应变松弛缓冲层110可以包括随着离开衬底100更远晶格常数连续增大的部分。

例如，第一下应变松弛缓冲层111的锗分数可以随着离衬底100更远而连续地增加。例如，第一下应变松弛缓冲层111的晶格常数可以随着离衬底100更远而连续增加。第一上应变松弛缓冲层112的锗分数或第一上应变松弛缓冲层112的晶格常数在衬底100的厚度方向上可以是一致的。

这里，术语“材料A的晶格常数”指A材料的完全松弛状态的晶格常数。例如，当材料B位于材料A之上并且材料C位于材料A下方时，位于材料B与材料C之间的材料A的晶格常数可以通过由材料B和/或材料C影响而被改变。然而，在本公开中，所描述的是材料A的晶格常数指没有来自材料B和/或材料C的影响的晶格常数。

例如，当Si0.75Ge0.25膜形成在Si衬底上并且Si0.75Ge0.25膜处于充分应变的状态时，形成在Si衬底上的Si0.75Ge0.25膜的晶格常数可以与硅的晶格常数基本上相同。相反，当Si0.75Ge0.25膜处于充分松弛的状态时，Si0.75Ge0.25膜的晶格常数可以大于Si衬底的晶格常数。也就是，Si0.75Ge0.25膜的晶格常数可以根据Si0.75Ge0.25膜的应变状态改变。在本公开中，Si0.75Ge0.25膜的晶格常数被描述为大于Si衬底的晶格常数。

在一示例性实施方式中，如图5C所示，第一应变松弛缓冲层110可以包括随着离衬底100更远锗分数以阶梯式方式增加的部分。例如，第一应变松弛缓冲层110可以包括随着离衬底100更远晶格常数以阶梯式方式增加的部分。

例如，第一下应变松弛缓冲层111的锗分数可以随着离衬底100更远而以阶梯式方式增加。例如，第一下应变松弛缓冲层111的晶格常数可以随着离衬底100更远而以阶梯式方式增加。第一上应变松弛缓冲层112的锗分数或第一上应变松弛缓冲层112的晶格常数在衬底100的厚度方向上可以是一致的。

在图5A至5C中，第一上应变松弛缓冲层112的锗分数被示为在衬底100的厚度方向上是一致的。本发明构思不限于此。第一上应变松弛缓冲层112也可以包括锗分数连续增加或以阶梯式方式增加的部分。

由于衬底100包括硅并且第一应变松弛缓冲层110和第二应变松弛缓冲层210包括硅和锗，所以第一应变松弛缓冲层110和第二应变松弛缓冲层210的晶格常数可以大于衬底100的晶格常数。

图5A至5C示出衬底100的锗分数为0。本发明构思不限于此。例如，衬底100可以包括例如从衬底100上的含Ge薄膜扩散的锗。在一示例中，在制造衬底100的过程中，用于热力学稳定性的杂质可以包括在衬底100中。这种情况下，锗可以作为衬底100的杂质被包括。

第一绝缘膜图案120可以形成在衬底100上。第一绝缘膜图案120的至少一部分可以设置在第一应变松弛缓冲层110内。

在一示例性实施方式中，第一绝缘膜图案120可以被形成为穿过衬底100的一部分和第一应变松弛缓冲层110的一部分延伸。例如，第一绝缘膜图案120可以在衬底100的厚度方向上从衬底100的一部分延伸到第一应变松弛缓冲层110的一部分。第一绝缘膜图案120的下表面可以与衬底100的所述部分接触，并且第一绝缘膜图案120的上表面可以与第一应变松弛缓冲层110的所述部分接触。

第一绝缘膜图案120的上表面可以由第一应变松弛缓冲层110覆盖。也就是，从衬底100到第一绝缘膜图案120的上表面的高度H1可以小于第一应变松弛缓冲层110的厚度。

第一绝缘膜图案120可以包括上部122和下部121。第一绝缘膜图案的下部121可以形成在衬底100内，并且第一绝缘膜图案的上部122可以形成在第一应变松弛缓冲层110内。例如，第一绝缘膜图案120的下部121可以埋在衬底100中，并且第一绝缘膜图案的上部122可以埋在第一应变松弛缓冲层110中。例如，第一绝缘膜图案120可以具有与衬底100和第一应变松弛缓冲层110接触的侧壁120S。第一绝缘膜图案120的侧壁120S可以在衬底100的厚度方向上延伸。根据一示例实施方式，从衬底100的上表面到上部122的上表面的高度大于从衬底100的上表面到下部121的下表面的高度。

第一绝缘膜图案120的上部122可以被称为第一上部122，并且第一绝缘膜图案120的下部121可以被称为第一下部121。第二绝缘膜图案220的上部222可以被称为第二绝缘膜图案220的第二上部222，并且第二绝缘膜图案220的下部221可以被称为第二绝缘膜图案220的第二下部221。

例如，第一绝缘膜图案120可以从衬底100的所述部分延伸到第一上应变松弛缓冲层112。第一上应变松弛缓冲层112可以覆盖第一绝缘膜图案120的上表面。第一绝缘膜图案的上部122可以形成在第一下应变松弛缓冲层111内。第一绝缘膜图案的上部122的侧壁120S可以用第一下应变松弛缓冲层111围绕。

第二绝缘膜图案220可以形成在衬底100上。第二绝缘膜图案220的至少一部分可以位于第二应变松弛缓冲层210内。

例如，第二绝缘膜图案220可以形成为从衬底100的一部分延伸到第二应变松弛缓冲层210的一部分。第二绝缘膜图案220的上表面可以用第二应变松弛缓冲层210覆盖。从衬底100到第二绝缘膜图案220的上表面的高度H2可以小于第二应变松弛缓冲层210的厚度。第二绝缘膜图案220的侧壁220S可以在衬底100的厚度方向上从衬底100的所述部分延伸到第二应变松弛缓冲层210的所述部分。

第二绝缘膜图案220可以包括上部222和下部221。第二绝缘膜图案220的下部221可以形成在衬底100内，并且第二绝缘膜图案220的上部222可以形成在第二应变松弛缓冲层210内。根据一示例实施方式，从衬底100的上表面到上部222的上表面的高度大于从衬底100的上表面到下部221的下表面的高度。

例如，第二绝缘膜图案220可以延伸穿过衬底100的一部分和第二下应变松弛缓冲层211。第二上应变松弛缓冲层212可以覆盖第二绝缘膜图案220的上表面。第二绝缘膜图案的上部222可以形成在第二下应变松弛缓冲层211内。第二绝缘膜图案的上部222的侧壁可以以第二下应变松弛缓冲层211围绕。

第一上应变松弛缓冲层112和第一下应变松弛缓冲层111的边界可以是第一绝缘膜图案120的上表面，第二上应变松弛缓冲层212和第二下应变松弛缓冲层211的边界可以是第二绝缘膜图案220的上表面。例如，第一上应变松弛缓冲层112和第一下应变松弛缓冲层111的边界可以与第一绝缘膜图案120的上表面共面。第二上应变松弛缓冲层212和第二下应变松弛缓冲层211的边界可以与第二绝缘膜图案220的上表面共面。在一示例性实施方式中，第一绝缘膜图案120的上表面和第二绝缘膜图案220的上表面可以位于自衬底100的上表面起的基本上相同的高度。

在一些示例实施方式中，第一绝缘膜图案120的高度可以大于第一下应变松弛缓冲层111的厚度H1，并且第二绝缘膜图案220的高度可以大于第二下应变松弛缓冲层211的厚度H2。

从制造工艺方面来看，第一下应变松弛缓冲层111和第二下应变松弛缓冲层211可以被同时形成，然后，第一绝缘膜图案120和第二绝缘膜图案220可以被形成。因此，从衬底100到第一绝缘膜图案120的上表面的高度H1可以与从衬底100到第二绝缘膜图案220的上表面的高度H2基本上相同。

在一些示例实施方式中，当被从俯视图观看时，第一绝缘膜图案120的形状和第二绝缘膜图案220的形状可以彼此相同。例如，第一绝缘膜图案120和第二绝缘膜图案220可以被形成为网格形状。

在图3A中，第一绝缘膜图案120可以包括在第一方向X上延伸的第一部分120a和在第二方向Y上延伸的第二部分120b。在一示例性实施方式中，以上讨论的衬底100的厚度方向可以基本上垂直于第一方向X和第二方向Y。在彼此不同的方向上延伸的第一绝缘膜图案120的第一部分120a和第一绝缘膜图案120的第二部分120b可以彼此交叉。

在图3B中，第二绝缘膜图案220可以包括在第一方向X上延伸的第一部分220a和在第二方向Y上延伸的第二部分220b。在彼此不同的方向上延伸的第二绝缘膜图案的第一部分220a和第二绝缘膜图案的第二部分220b可以彼此交叉。在一示例性实施方式中，以上讨论的衬底100的厚度方向可以基本上垂直于第一方向X和第二方向Y。在一示例性实施方式中，图3B的第一方向X基本上平行于图3A的第一方向X；并且图3B的第二方向Y基本上平行于图3A的第二方向Y。

第一下应变松弛缓冲层111和第二下应变松弛缓冲层211可以以由第一绝缘膜图案120和第二绝缘膜图案220限定的矩形围绕。例如，第一下应变放松缓冲层111可以以由第一绝缘膜图案120的第一部分120a和第二部分120b限定的矩形围绕；并且第二下应变松弛缓冲层211可以以由第二绝缘膜图案220的第一部分220a和第二部分220b限定的矩形围绕。

第一绝缘膜图案120和第二绝缘膜图案220可以包括例如硅氧化物、硅氮化物、硅氮氧化物、低k电介质材料或其组合。

第一绝缘膜图案120和第二绝缘膜图案220可以通过使用以定向自组装(DSA)工艺形成的图案来形成，定向自组装工艺将在以下被描述。

当光罩上绘制的图案被重复地转移在晶片20上时，没有图案形状可以使用光罩被形成在相邻照射区域之间的间隔(例如外围区域PERI)上。因此，当使用光罩的光工艺被使用时，第二绝缘膜图案220不必形成在外围区域PERI中。

然而，由于DSA工艺使用在晶片20上全面地形成的嵌段共聚物膜，所以用DSA工艺形成的图案可以在晶片20上全面地形成。因此，当用DSA工艺形成的图案被使用时，外围区域PERI的第二绝缘膜图案220以及器件形成区域DF的第一绝缘膜图案120可以被形成。

第一鳍型图案130可以形成在第一应变松弛缓冲层110上。第一鳍型图案130可以从第一应变松弛缓冲层110突出。

第一鳍型图案130可以包括下部131和上部132。第一鳍型图案的下部131可以通过蚀刻第一应变松弛缓冲层110的一部分来形成。例如，第一鳍型图案的下部131可以通过蚀刻第一上应变松弛缓冲层112的一部分来形成。第一鳍型图案的上部132可以包括具有与第一应变松弛缓冲层110的晶格常数不同的晶格常数的材料。在一示例性实施方式中，第一鳍型图案的上部132可以包括具有与第一上应变松弛缓冲层112的晶格常数不同的晶格常数的材料。

例如，当第一图案形成区域PR1是P型金属氧化物半导体(PMOS)形成区域时，第一鳍型图案的上部132可以包括具有比第一上应变松弛缓冲层112的晶格常数更大的晶格常数的材料。例如，第一鳍型图案的上部132可以包括Si1-yGey。这里，y可以大于0且小于或等于1。

第一鳍型图案的上部132的锗分数可以大于第一上应变松弛缓冲层112的锗分数。也就是，第一鳍型图案的上部132可以包括具有比第一上应变松弛缓冲层112的锗分数更大的锗分数的硅锗图案，或者第一鳍型图案的上部132可以包括锗图案。

在一示例性实施方式中，当第一图案形成区域PR1是N型金属氧化物半导体(NMOS)形成区域时，第一鳍型图案的上部132可以包括具有比第一上应变松弛缓冲层112的晶格常数更小的晶格常数的材料。例如，第一鳍型图案的上部132可以包括硅图案。或者，第一鳍型图案的上部132可以包括具有高电子迁移率的III-V族化合物半导体材料。

在图4中，第一鳍型图案130被示为包括第一鳍型图案的下部131，但是本发明构思不限于此。第一鳍型图案130可以由第一鳍型图案的上部132组成，即不具有第一鳍型图案的下部131。

场绝缘层105可以部分地围绕第一鳍型图案130的侧壁。第一鳍型图案130的至少一部分可以比场绝缘层105的上表面突出得更多。场绝缘层105可以包括例如氧化物、氮化物、氮氧化物或其组合，但是本发明构思不限于此。

第一栅电极140可以形成在第一鳍型图案130上。第一栅电极140可以形成为交叉第一鳍型图案130。例如，第一栅电极140可以包括例如掺以杂质的多晶硅、金属、金属氮化物或其组合。

在图4中，第一栅电极140可以例如通过替换工艺(或后栅极工艺)形成，但是本发明构思不限于此。

第一栅极绝缘膜145可以形成在第一栅电极140与第一鳍型图案130之间。第一栅极绝缘膜145可以包括例如硅氧化物、金属氧化物或其组合。

第一栅极间隔物150可以形成在第一栅电极140的侧壁上。第一栅极间隔物150可以包括例如硅氧化物、硅氮化物或硅氮氧化物，但是本发明构思不限于此。

虚设沟道层235可以形成在第二应变松弛缓冲层210上。虚设沟道层235可以包括具有与第二上应变松弛缓冲层212的晶格常数不同的晶格常数的材料。当虚设沟道层235如同PMOS形成区域中包括的第一鳍型图案的上部132那样被形成时，虚设沟道层235可以包括具有比第二上应变弛缓缓冲层212的晶格常数更大的晶格常数的材料。在一示例性实施方式中，当虚设沟道层235如同NMOS形成区域中包括的第一鳍型图案的上部132那样被形成时，虚设沟道层235可以包括具有比第二上应变松弛缓冲层212的晶格常数更小的晶格常数的材料或包括具有高电子迁移率的III-V族化合物半导体。

在一示例性实施方式中，虚设沟道层235不必形成在第二应变松弛缓冲层210上。当第一鳍型图案的上部132中包括的材料层在暴露器件形成区域DF的绝缘膜图案被形成之后形成时，虚设沟道层235不必形成在第二应变松弛缓冲层210上。

在一示例性实施方式中，栅电极不必形成在衬底100的外围区域PERI上。

层间绝缘膜190可以形成在第一栅电极140和虚设沟道层235上。层间绝缘膜190可以包括硅氧化物、硅氮化物、硅氮氧化物、低k电介质材料或其组合。

图6A和6B是被提供来描述根据一些示例实施方式的半导体器件的视图。图7A和7B是被提供来描述根据一些示例实施方式的半导体器件的视图。为了描述的方便，未在以上参照图1至图5C说明的差异将在下面被描述。

供参考，图6A和6B的第一方向X上的剖视图以及图7A和7B的第一方向X上的剖视图可以分别类似于图4。

参照图6A和6B，形成在第一图案形成区域PR1中的第一绝缘膜图案120和形成在照射边界区域SB中的第二绝缘膜图案220可以分别呈纵向地在第二方向Y上延伸的线形状。第一绝缘膜图案120可以被布置成多个。第二绝缘膜图案220可以被布置成多个。为了描述的方便，如果涉及两个或更多个第一绝缘膜图案120，则第一绝缘膜图案120可以为复数形式的第一绝缘膜图案120；并且如果涉及两个或更多个第二绝缘膜图案220，则第二绝缘膜图案220可以是复数形式的第二绝缘膜图案220。

彼此平行地延伸的第一绝缘膜图案120和第二绝缘膜图案220不必彼此连接。例如，第一绝缘膜图案120和第二绝缘膜图案220不必包括在第一方向X上延伸的部分。

参照图7A和7B，形成在第一图案形成区域PR1中的第一绝缘膜图案120和形成在照射边界区域SB中的第二绝缘膜图案220可以具有圆形形状。第一绝缘膜图案120可以沿着第一方向X和第二方向Y排列。第二绝缘膜图案220可以沿着第一方向X和第二方向Y排列。

图8示出根据一些示例实施方式的半导体器件。为了描述的方便，下面将主要描述未在以上参照图1至图5C说明的差异。

参照图8，在根据一些示例实施方式的半导体器件中，第一绝缘膜图案120可以设置在第一应变松弛缓冲层110内，并且第二绝缘膜图案220可以设置在第二应变松弛缓冲层210内。

第一绝缘膜图案120和第二绝缘膜图案220可以形成在第一下应变松弛缓冲层111和第二下应变松弛缓冲层211内。第一绝缘膜图案120的高度和第二绝缘膜图案220的高度可以小于第一下应变松弛缓冲层111的厚度和第二下应变松弛缓冲层211的厚度。

第一下应变松弛缓冲层111的一部分可以插置在第一绝缘膜图案120与衬底100之间，并且第二下应变松弛缓冲层211的一部分可以插置在第二绝缘膜图案220与衬底100之间。例如，第一下应变松弛缓冲层111的所述部分可以插置在第一绝缘膜图案120的下表面与衬底100之间，并且第二下应变松弛缓冲层211的所述部分可以插置在第二绝缘膜图案220的下表面与衬底100之间。

在一示例性实施方式中，第一绝缘膜图案120的高度可以与第一下应变松弛缓冲层111的厚度基本上相同，并且第二绝缘膜图案220的高度可以与第二下应变松弛缓冲层211的厚度基本上相同。在这种情况下，第一绝缘膜图案120的下表面可以与衬底100接触，并且第二绝缘膜图案220的下表面可以与衬底100接触。

图9A和9B示出根据一些示例实施方式的半导体器件。为了说明的方便，下面将主要描述未在以上参照图1至5C描述的差异。

参照图9A和9B，在根据一些示例实施方式的半导体器件中，当从半导体器件的上方观察时，形成在第一图案形成区域PR1中的第一绝缘膜图案120的形状和形成在照射边界区域SB中的第二绝缘膜图案220的形状可以彼此不同。

第一绝缘膜图案120可以包括彼此交叉的在第一方向X上延伸的第一部分120a和在第二方向Y上延伸的第二部分120b。例如，第一绝缘膜图案120可以是网格形状。第二绝缘膜图案220可以包括纵向地在第二方向Y上延伸的多个线图案。例如，第二绝缘膜图案220可以是线形状。

图9A的第一绝缘膜图案的在两个相邻第一部分120a之间的沿第一方向X截取的剖视图以及图9B的沿第一方向X截取的剖视图可以分别类似于图4。在一示例性实施方式中，可以在图9A的第一绝缘膜图案的在两个相邻第二部分120b之间的沿第二方向Y截取的剖视图上看到第一绝缘膜图案120。然而，在图9B的两个相邻第二绝缘膜图案220之间的沿第二方向Y截取的剖视图上看不到第二绝缘膜图案220。

例如，第一绝缘膜图案120可以通过使用由DSA工艺形成的图案与由使用光罩的光工艺形成的图案的组合来形成。

然而，仅由DSA工艺形成的图案可以被用来形成第二绝缘膜图案220。例如，第一绝缘膜图案的第二部分120b和第二绝缘膜图案220可以通过使用由DSA工艺形成的图案来形成。另一方面，第一绝缘膜图案的第一部分120a可以通过使用由使用光罩的光工艺形成的图案来形成。

图10示出根据一些示例实施方式的半导体器件。为了说明的方便，下面将主要描述未在以上参照图1至5C描述的差异。

参照图10，根据一些示例实施方式的半导体器件还可以包括第三应变松弛缓冲层115、第四应变松弛缓冲层215、第三绝缘膜图案125和第四绝缘膜图案225。

第三应变松弛缓冲层115可以形成在第一应变松弛缓冲层110上。第三应变松弛缓冲层115可以包括第三下应变松弛缓冲层116和第三上应变松弛缓冲层117。第四应变松弛缓冲层215可以形成在第二应变松弛缓冲层210上。第四应变松弛缓冲层215可以包括第四下应变松弛缓冲层216和第四上应变松弛缓冲层217。

第三下应变松弛缓冲层116和第四下应变松弛缓冲层216可以在相同的层形成，并且第三上应变松弛缓冲层117和第四上应变松弛缓冲层217可以形成在相同的层。

第三下应变松弛缓冲层116和第三上应变松弛缓冲层117可以基于第三绝缘膜图案125的上表面来被划分。例如，第三下应变松弛缓冲层116与第三上应变松弛缓冲层117之间的边界可以与第三绝缘膜图案125的上表面共面。

第三应变松弛缓冲层115和第四应变松弛缓冲层215可以包括化合物半导体。在根据一些示例实施方式的半导体器件中，被描述的是第三应变松弛缓冲层115和第四应变松弛缓冲层215是SiGe(硅锗)层。第三应变松弛缓冲层115和第四应变松弛缓冲层215可以包括例如Si1-wGew。这里，w可以大于0且小于1。第三应变松弛缓冲层115的锗分数可以大于第一应变松弛缓冲层110的锗分数，并且第四应变松弛缓冲层215的锗分数可以大于第二应变松弛缓冲层210的锗分数。

当第一图案形成区域PR1是PMOS形成区域时，第一鳍型图案的上部132可以包括具有比第三上应变松弛缓冲层117的晶格常数更大的晶格常数的材料。例如，第一鳍型图案的上部132可以包括具有比第三上应变松弛缓冲层117的锗分数更大的锗分数的硅锗图案，或者第一鳍型图案的上部132可以是锗图案。

当第一图案形成区域PR1是NMOS形成区域时，第一鳍型图案的上部132可以包括具有比第三上应变松弛缓冲层117的晶格常数更小的晶格常数的材料。

类似于图5A，第三下应变松弛缓冲层116的锗分数和第四下应变松弛缓冲层216的锗分数在衬底100的厚度方向上可以是一致的。在一示例性实施方式中，类似于图5B和5C，第三下应变松弛缓冲层116的锗分数和第四下应变松弛缓冲层216的锗分数可以随着更加远离衬底100而增大。

第三绝缘膜图案125可以形成在第一绝缘膜图案120上。第三绝缘膜图案125的至少一部分可以设置在第三应变松弛缓冲层115内。例如，第三绝缘膜图案125可以穿过第一应变松弛缓冲层110的一部分和第三应变松弛缓冲层115的一部分形成。第三绝缘膜图案125的上表面可以由第三应变松弛缓冲层115覆盖。第三绝缘膜图案125可以形成在第一应变松弛缓冲层110和第三应变松弛缓冲层115内。

第三绝缘膜图案125可以包括上部127和下部126。第三绝缘膜图案的下部126可以形成在第一应变松弛缓冲层110内，并且第三绝缘膜图案的上部127可以形成在第三应变松弛缓冲层115内。

第三绝缘膜图案125可以延伸穿过第一上应变松弛缓冲层112的一部分和第三下应变松弛缓冲层116。第三上应变松弛缓冲层117可以覆盖第三绝缘膜图案125的上表面。第三绝缘膜图案125的上表面可以形成在第三下应变松弛缓冲层116内。

第四绝缘膜图案225可以形成在第二绝缘膜图案220上。第四绝缘膜图案225的至少一部分可以设置在第四应变松弛缓冲层215内。例如，第四绝缘膜图案225可以穿过第二应变松弛缓冲层210的一部分和第四应变松弛缓冲层215的一部分形成。第四绝缘膜图案225的上表面可以由第四应变松弛缓冲层215覆盖。第四绝缘膜图案225可以形成在第二应变松弛缓冲层210和第四应变松弛缓冲层215内。

第四绝缘膜图案225可以包括上部227和下部226。第四绝缘膜图案的下部226可以形成在第二应变松弛缓冲层210内，并且第四绝缘膜图案的上部227可以形成在第四应变松弛缓冲层215内。

第四绝缘膜图案225可以延伸穿过第二上应变松弛缓冲层212的一部分和第四下应变松弛缓冲层216。第四上应变松弛缓冲层217可以覆盖第四绝缘膜图案225的上表面。第四绝缘膜图案的上部227可以形成在第四下应变松弛缓冲层216内。

在根据一些示例实施方式的半导体器件中，从衬底100到第三绝缘膜图案125的上表面的高度H3可以与从衬底100到第四绝缘膜图案225的上表面的高度H4基本上相同。

从衬底100到第三绝缘膜图案125的下表面的高度可以大于从衬底100到第一绝缘膜图案120的上表面的高度H1。此外，从衬底100到第四绝缘膜图案225的下表面的高度可以大于从衬底100到第二绝缘膜图案220的上表面的高度H2。

在图10中，第一绝缘膜图案120和第三绝缘膜图案125可以在衬底100的厚度方向上排列，并且第二绝缘膜图案220和第四绝缘膜图案225可以在衬底100的厚度方向上排列。本发明构思不限于此。

当从上方观察时，第三绝缘膜图案125和第四绝缘膜图案225可以包括例如网格形状、线形状或圆形形状。此外，当从上面观察时，第三绝缘膜图案125的形状和第四绝缘膜图案225的形状可以彼此相同或彼此不同。

图11示出根据一些示例实施方式的半导体器件。为了说明的方便，下面将主要描述未在以上参照图10描述的差异。

参照图11，在根据一些示例实施方式的半导体器件中，类似于第三绝缘膜图案125的绝缘膜图案可以不被形成在外围区域PERI上。不必在处于第三绝缘膜图案125基于衬底100形成的层处的外围区域PERI中形成延伸穿过第二应变松弛缓冲层210的一部分和第四应变松弛缓冲层215的一部分的绝缘膜图案。

例如，第三绝缘膜图案125可以通过使用由使用光罩的光工艺形成的图案来形成。由于形成绝缘膜图案的图案不形成在外围区域PERI中，所以绝缘膜图案不必形成在处于形成第三绝缘膜图案125的层处的外围区域PERI中。

图12示出包括根据一些示例实施方式的半导体器件的半导体管芯区域。图13是图12中的第二图案形成区域上的第三绝缘膜图案的形状的俯视图。图14是沿图12的线A-A、B-B和C-C截取的剖视图。为了说明的方便，下面将主要描述未在以上参照图1至5C描述的差异。

供参考，第一图案形成区域中的第一绝缘膜图案的形状可以与图3A中的基本上相同，并且照射边界区域中的第二绝缘膜图案的形状可以与图3B中的基本上相同。此外，图13中的图省略了鳍型图案和栅电极。另外，图12的剖切线A-A和B-B可以对应于图3A和3B的剖切线。

参照图12至14，根据一些实施方式的半导体器件可以包括衬底100、第一应变松弛缓冲层110、第二应变松弛缓冲层210、第五应变松弛缓冲层310、第一绝缘膜图案120、第二绝缘膜图案220、第五绝缘膜图案320、第一栅电极140和第二栅电极340。

器件形成区域DF可以包括第一图案形成区域PR1和第二图案形成区域PR2。第一图案形成区域PR1和第二图案形成区域PR2可以是彼此间隔开或彼此相邻的区域。

在根据一些示例实施方式的半导体器件中，所描述的是第一图案形成区域PR1可以是PMOS形成区域，并且第二图案形成区域PR2可以是NMOS形成区域。

由于衬底100、第一应变松弛缓冲层110、第二应变松弛缓冲层210、第一绝缘膜图案120、第二绝缘膜图案220和第一栅电极140被参照图1至5C描述了，所以下面将仅简要说明差异。

第五应变松弛缓冲层310可以形成在衬底100上。第五应变松弛缓冲层310可以形成在第二图案形成区域PR2中。第五应变松弛缓冲层310可以包括第五下应变松弛缓冲层311和第五上应变松弛缓冲层312。第五上应变松弛缓冲层312和第五下应变松弛缓冲层311的边界可以是第五绝缘膜图案320的上表面。

第一下应变松弛缓冲层111和第五下应变松弛缓冲层311可以在相同的层形成，并且第一上应变松弛缓冲层112和第五上应变松弛缓冲层312可以在相同的层形成。第五应变松弛缓冲层310可以包括化合物半导体。例如，第五应变松弛缓冲层310可以包括例如SiGe(硅锗)层。

第五绝缘膜图案320可以形成在衬底100上。第五绝缘膜图案320的至少一部分可以设置在第五应变松弛缓冲层310内。例如，第五绝缘膜图案320可以穿过衬底100的一部分和第五应变松弛缓冲层310的一部分形成。第五绝缘膜图案320的上表面可以由第五应变松弛缓冲层310覆盖。

第五绝缘膜图案320可以包括上部322和下部321。第五绝缘膜图案的下部321可以形成在衬底100内，并且第五绝缘膜图案的上部322可以形成在第五应变松弛缓冲层310内。第五绝缘膜图案320可以延伸穿过衬底100的一部分和第五下应变松弛缓冲层311。第五上应变松弛缓冲层312可以覆盖第五绝缘膜图案320的上表面。第五绝缘膜图案320的上部322可以形成在第五下应变松弛缓冲层311内。

参照图3A和13，当从俯视图观察时，第一绝缘膜图案120的形状和第五绝缘膜图案320的形状可以彼此相同。第一绝缘膜图案120和第五绝缘膜图案320可以在相同的层形成。

在图13中，第五绝缘膜图案320可以包括在第一方向X上延伸的第一部分320a和在第二方向Y上延伸的第二部分320b。在彼此不同的方向上延伸的第五绝缘膜图案的第一部分320a和第五绝缘膜图案的第二部分320b可以彼此交叉。

第二鳍型图案330可以形成在第五应变松弛缓冲层310上。第二鳍型图案330可以从第五应变松弛缓冲层310突出。

第二鳍型图案330可以包括下部331和上部332。第二鳍型图案的下部331可以通过蚀刻第五应变松弛缓冲层310的一部分，或者更具体地，通过蚀刻第五上应变松弛缓冲层312的一部分来形成。第二鳍型图案的上部332可以包括具有与第五应变松弛缓冲层310的晶格常数不同的晶格常数的材料。例如，第二鳍型图案的上部332可以包括具有与第五上应变松弛缓冲层312的晶格常数不同的晶格常数的材料。

在根据一些示例实施方式的半导体器件中，第一鳍型图案的上部132可以包括具有比第一上应变松弛缓冲层112的晶格常数更大的晶格常数的材料，并且第二鳍型图案的上部332可以包括具有比第五上应变松弛缓冲层312的晶格常数更小的晶格常数的材料或者具有高电子迁移率的III-V族化合物半导体。

例如，第二鳍型图案的上部332可以包括与第一鳍型图案的上部132不同的材料。第一鳍型图案的上部132可以包括具有比第一上应变松弛缓冲层112的锗分数更大的锗分数的硅锗图案，或者锗图案。第二鳍型图案的上部332可以包括硅图案或III-V族化合物半导体图案。

在图14中，第一鳍型图案130和第二鳍型图案330纵向地在第二方向Y上延伸。本发明构思不限于此。

第二栅电极340可以形成在第二鳍型图案330上，从而交叉第二鳍型图案330。第二栅极绝缘膜345可以形成在第二栅电极340与第二鳍型图案330之间。第二栅极间隔物350可以形成在第二栅电极340的侧壁上。

图15至22示出根据一些示例实施方式的制造半导体器件的方法。

参照图15，第一下应变松弛缓冲层111和第二下应变松弛缓冲层211可以形成在包括第一图案形成区域PR1和照射边界区域SB的衬底100上。

第一下应变松弛缓冲层111可以形成在第一图案形成区域PR1中，并且第二下应变松弛缓冲层211可以形成在照射边界区域SB中。使用外延生长法，第一下应变松弛缓冲层111和第二下应变松弛缓冲层211可以被同时形成。

通过外延生长方法，第一插入半导体膜113和第二插入半导体膜213可以每个形成在第一下应变松弛缓冲层111和第二下应变松弛缓冲层211上。第一插入半导体膜113和第二插入半导体膜213可以包括与第一下应变松弛缓冲层111和第二下应变松弛缓冲层211不同的材料。例如，第一插入半导体膜113和第二插入半导体膜213可以包括硅层，但本发明构思不限于此。

在一示例性实施方式中，第一插入半导体膜113和第二插入半导体膜213不必被形成。

参照图16，嵌段共聚物膜180可以形成在第一下应变松弛缓冲层111和第二下应变松弛缓冲层211上。例如，嵌段共聚物膜180可以在晶片(图1的20)上全面地形成。例如，嵌段共聚物膜180可以形成在如图1中所示的晶片20的整个上表面上。

嵌段共聚物膜180中包括的嵌段共聚物可以包括以嵌段形式结合的亲水聚合物和疏水聚合物。例如，嵌段共聚物可以包括(PS-b-PMMA)、聚丁二烯-嵌段-聚甲基丙烯酸丁酯、聚丁二烯-嵌段-聚二甲基硅氧烷、聚丁二烯-嵌段-聚甲基丙烯酸甲酯、聚丁二烯-嵌段-聚乙烯基吡啶、聚丙烯酸丁酯-嵌段-聚甲基丙烯酸甲酯、聚丙烯酸丁酯-嵌段-聚乙烯基吡啶、聚异戊二烯-嵌段-聚乙烯基吡啶、聚异戊二烯-嵌段-聚甲基丙烯酸甲酯、聚丙烯酸己酯-嵌段-聚乙烯基吡啶、聚异丁烯-嵌段-聚甲基丙烯酸丁酯、聚异丁烯-嵌段-聚甲基丙烯酸甲酯、聚异丁烯-嵌段-聚甲基丙烯酸丁酯、聚异丁烯-嵌段-聚二甲基硅氧烷、聚甲基丙烯酸丁酯-嵌段-聚丙烯酸丁酯、聚乙基乙烯-嵌段-聚甲基丙烯酸甲酯、聚苯乙烯-嵌段-聚甲基丙烯酸丁酯、聚苯乙烯-嵌段-聚丁二烯、聚苯乙烯-嵌段-聚异戊二烯、聚苯乙烯-嵌段-聚二甲基硅氧烷、聚苯乙烯-嵌段-聚乙烯基吡啶、聚乙基乙烯-嵌段-聚乙烯基吡啶、聚乙烯-嵌段-聚乙烯基吡啶、聚乙烯基吡啶-嵌段-聚甲基丙烯酸甲酯、聚氧化乙烯-嵌段-聚异戊二烯、聚氧化乙烯-嵌段-聚丁二烯、聚氧化乙烯-嵌段-聚苯乙烯、聚氧化乙烯-嵌段-聚甲基丙烯酸甲酯、聚氧化乙烯-嵌段-聚二甲基硅氧烷、聚苯乙烯-嵌段-聚氧化乙烯、聚苯乙烯-嵌段-聚甲基丙烯酸甲酯-嵌段-聚苯乙烯、聚丁二烯-嵌段-聚甲基丙烯酸丁酯-嵌段-聚丁二烯、聚丁二烯-嵌段-聚二甲基硅氧烷-嵌段-聚丁二烯、聚丁二烯-嵌段-聚甲基丙烯酸甲酯-嵌段-聚丁二烯、聚丁二烯-嵌段-聚乙烯基吡啶-嵌段-聚丁二烯、聚丙烯酸丁酯-嵌段-聚甲基丙烯酸甲酯-嵌段-聚丙烯酸丁酯、聚丙烯酸丁酯-嵌段-聚乙烯基吡啶-嵌段-聚丙烯酸丁酯、聚异戊二烯-嵌段-聚乙烯基吡啶-嵌段-聚异戊二烯、聚异戊二烯-嵌段-聚甲基丙烯酸甲酯-嵌段-聚异戊二烯、聚丙烯酸己酯-嵌段-聚乙烯基吡啶-嵌段-聚丙烯酸己酯、聚异丁烯-嵌段-聚甲基丙烯酸丁酯-嵌段-聚异丁烯、聚异丁烯-嵌段-聚甲基丙烯酸甲酯-嵌段-聚异丁烯、聚异丁烯-嵌段-聚甲基丙烯酸丁酯-嵌段-聚异丁烯、聚异丁烯-嵌段-聚二甲基硅氧烷-嵌段-聚异丁烯、聚甲基丙烯酸丁酯-嵌段-聚丙烯酸丁酯-嵌段-聚甲基丙烯酸丁酯、聚乙基乙烯-嵌段-聚甲基丙烯酸甲酯-嵌段-聚乙基乙烯、聚苯乙烯-嵌段-聚甲基丙烯酸丁酯-嵌段-聚苯乙烯、聚苯乙烯-嵌段-聚丁二烯-嵌段-聚苯乙烯、聚苯乙烯-嵌段-聚异戊二烯-嵌段-聚苯乙烯、聚苯乙烯-嵌段-聚二甲基硅氧烷-嵌段-聚苯乙烯、聚苯乙烯-嵌段-聚乙烯基吡啶-嵌段-聚苯乙烯、聚乙基乙烯-嵌段-聚乙烯基吡啶-嵌段-聚乙基乙烯、聚乙烯-嵌段-聚乙烯基吡啶-嵌段-聚乙烯、聚乙烯基吡啶-嵌段-聚甲基丙烯酸甲酯-嵌段-聚乙烯基吡啶、聚氧化乙烯-嵌段-聚异戊二烯-嵌段-聚氧化乙烯、聚氧化乙烯-嵌段-聚丁二烯-嵌段-聚氧化乙烯、聚氧化乙烯-嵌段-聚苯乙烯-嵌段-聚氧化乙烯、聚氧化乙烯-嵌段-聚甲基丙烯酸甲酯-嵌段-聚氧化乙烯、聚氧化乙烯-嵌段-聚二甲基硅氧烷-嵌段-聚氧化乙烯、或者聚苯乙烯-嵌段-聚氧化乙烯-嵌段-聚苯乙烯。例如，在将嵌段共聚物溶解在溶剂中之后，嵌段共聚物膜180可以用旋涂法形成。溶剂可以是例如甲苯。在涂覆之后，可以使溶剂从嵌段共聚物膜180蒸发。

参照图17，嵌段共聚物膜180可以用退火工艺处理。退火工艺可以例如向嵌段共聚物膜180照射紫外线UV或施加热。退火工艺可以在嵌段共聚物的玻璃转变温度Tg或在嵌段共聚物的玻璃转变温度Tg之上进行。

由于退火工艺，微相分离现象可以在嵌段共聚物膜180内发生。包括第一图案181a和第二图案181b的图案膜181可以形成在第一下应变松弛缓冲层111和第二下应变松弛缓冲层211上。例如，第一图案181a可以形成在对应于图3A和3B的第一绝缘膜图案120和第二绝缘膜图案220的位置处。因此，第二图案181b可以被彼此间隔开，并且第一图案181a可以填充两个相邻第二图案181b之间的间隙。此外，第一图案181a和第二图案181b可以具有彼此不同的性质。

嵌段共聚物的相分离过程将在下面通过参照图18A和18B被描述。

DSA工艺可以利用嵌段共聚物的相分离过程。DSA工艺指自己形成图案的方法。DSA工艺是化学图案形成方法，并且它是应用嵌段共聚物来形成微观图案的方法。嵌段共聚物可以包括被合成为一个分子的具有彼此不同的性质的两种聚合物。

DSA工艺基于分子的自组装现象。因为半导体微加工达到极限并且尽管EUV大量生产，微加工的难度等级也逐渐增加，所以对DSA工艺的需求增加。

参照图18A和18B，关于嵌段共聚物，链段接合用第一聚合物链段A的一端和第二聚合物链段B的一端的共价键合来形成。不被链段接合连接的其余端可以彼此排斥。例如，第一聚合物链段A和第二聚合物链段B中的一个可以表现出亲水性质，另一个可以表现出疏水性质。亲水聚合物链段可以具有极性。

当在第一聚合物链段A和第二聚合物链段B被无序放置的均相状态下执行退火工艺时，第一聚合物链段A和第二聚合物链段B可以变成微相分离状态，在该微相分离状态中，第一聚合物链段A和第二聚合物链段B被自组装并被分离成彼此不同的区域。第一聚合物链段A区域之间的节距P在微相分离状态下可以是一致的。也就是，第一聚合物链段A区域的宽度和第二聚合物链段B区域的宽度可以分别是一致的。聚合物链段A、B区域的每个宽度可以由聚合物链段A、B的每个的分子量确定。

参照图19，通过去除第一图案181a和第二图案181b中的一个，掩模图案182可以被形成在第一下应变松弛缓冲层111和第二下应变松弛缓冲层211上。例如，包括第二图案181b的掩模图案182可以通过去除第一图案181a形成。例如，掩模图案182可以对应于第一图案181a的去除之后保留的第二图案181b。

参照图20，第一沟槽110t和第二沟槽210t可以通过利用掩模图案182去除第一下应变松弛缓冲层111和第二下应变松弛缓冲层211来形成。第一沟槽110t可以形成在第一图案形成区域PR1中，第二沟槽210t可以形成在照射边界区域SB中。

第一沟槽110t和第二沟槽210t可以暴露衬底100。例如，第一沟槽110t的侧壁的一部分和第二沟槽210t的侧壁的一部分可以由衬底100限定。由于第一沟槽110t和第二沟槽210t被形成，第一下应变松弛缓冲层111和第二下应变松弛缓冲层211可以具有弹性应力松弛。

在一示例性实施方式中，在第一沟槽110t以及第二沟槽210t被形成的同时，掩模图案182可以用作蚀刻掩模。

接着，掩模图案182可以被去除。

参照图21，填充第一沟槽110t的第一绝缘膜图案120和填充第二沟槽210t的第二绝缘膜图案220可以被形成。

在第一沟槽110t和第二沟槽210t被填充的同时，覆盖第一插入半导体膜113和第二插入半导体膜213的绝缘膜可以被形成。接着，该绝缘膜可以被平坦化直到第一下应变松弛缓冲层111和第二下应变松弛缓冲层211被暴露。

参照图22，第一上应变松弛缓冲层112和第二上应变松弛缓冲层212可以被形成在第一绝缘膜图案120和第二绝缘膜图案220上。第一上应变松弛缓冲层112和第二上应变松弛缓冲层212可以用外延生长法形成。

初始沟道膜135可以形成在第一上应变松弛缓冲层112上，并且虚设沟道层235可以形成在第二上应变松弛缓冲层212上。

再参照图4，第一鳍型图案130和交叉第一鳍型图案130的第一栅电极140可以被形成。

第一应变松弛缓冲层110、第一下应变松弛缓冲层111和第一上应变松弛缓冲层112可以被称为第一化合物半导体层110、第一下化合物半导体层111和第一上化合物半导体层112。第一应变松弛缓冲层110、第一下应变松弛缓冲层111和第一上应变松弛缓冲层112也可以被称为第一SiGe(硅锗)层110、第一下SiGe层111和第一上SiGe层112。

第二应变松弛缓冲层210、第二下应变松弛缓冲层211和第二上应变松弛缓冲层212可以被称为第二化合物半导体层210、第二下化合物半导体层211和第二上化合物半导体层212。第二应变松弛缓冲层210、第二下应变松弛缓冲层211和第二上应变松弛缓冲层212也可以被称为第二SiGe层210、第二下SiGe层211和第二上SiGe层212。

虽然本发明构思已经参照本发明构思的示例性实施方式被示出和描述，但是对本领域普通技术人员来说明显的是，可以对其进行形式和细节上的各种各样的改变而不背离如所附权利要求限定的本发明构思的精神和范围。