制造半导体封装件的方法与流程

本申请主张在2017年7月17日提出申请的韩国专利申请第10-2017-0090453号的优先权，所述韩国专利申请的全部内容并入本申请供参考。

本发明概念涉及一种制造半导体封装件的方法。

背景技术：

随着电子产业的发展，越来越需要电子产品具有高性能、高速度及紧凑的尺寸。为应对这一趋势，已开发出许多堆叠方法，例如将多个半导体芯片堆叠在单个衬底上或者将封装件堆叠在另一个封装件上。其中各个封装件彼此堆叠的结构被称为层叠封装件(package-on-package，pop)。还存在一种在封装件上安装有中间层(interposer)的中间层层叠封装件结构。

技术实现要素：

本文所述实施例涉及半导体封装件及制造半导体封装件的方法。根据一些实例，一种制造半导体封装件的方法包括：将多个第一导电凸块贴附到设置在第一衬底的上表面上的相应的第一导电垫；对中间层提供多个第二导电凸块，所述多个第二导电凸块贴附到位于所述中间层的底表面上的相应的第二导电垫；将第一半导体芯片以倒装芯片形式安装到所述第一衬底，这包括将所述第一半导体芯片电连接到设置在所述第一衬底的所述上表面上的第三导电垫；在所述第一衬底的上表面上形成绝缘模制层，所述绝缘模制层沿所述第一半导体芯片的侧壁延伸且具有至少与所述第一半导体芯片的上表面一样高的上表面，所述绝缘模制层的上表面中形成有凹槽，所述凹槽的两侧对应于模制层的朝上延伸的突出部的两侧，其中所述第一导电凸块在所述凹槽的底表面处相对于绝缘模制层被暴露出；将所述中间层放置在所述第一衬底上以使位于所述中间层的底表面上的所述多个第二导电凸块中的每一者与所述多个第一导电凸块中的对应一个第一导电凸块接触，以提供多对相互接触的第一导电凸块与第二导电凸块，且使得所述中间层的底表面与所述突出部的上表面接触；执行回流工艺(reflowprocess)来将所述多对相互接触的所述第一导电凸块与所述第二导电凸块中的每一对合并以形成多个导电连接构件，每一个导电连接构件在位于所述第一衬底的上表面上的对应的第一导电垫与位于所述中间层的底表面上的对应的第二导电垫之间延伸；使底部填充树脂在所述中间层与所述第一衬底之间的空间中流动，以环绕并包封所述导电连接构件；以及切割所述第一衬底以形成所述半导体封装件，所述半导体封装件包括所述第一半导体芯片及与所述中间层接触的所述突出部的至少一些部分。

在一些实例中，可在所述第一衬底的上表面上形成所述绝缘模制层以覆盖并环绕所述第一导电凸块，且接着可对所述模制层进行蚀刻以在所述模制层中提供凹槽，以界定朝上延伸的突出部并暴露出所述第一导电凸块。

根据一些实例，一种半导体封装件包括：封装衬底，包括位于所述封装衬底的上表面上的第一导电垫及第三导电垫；中间层，具有位于中间层的底表面上的第二导电垫；第一半导体芯片，以倒装芯片形式安装到所述第一衬底的上表面，所述第一半导体芯片电连接到位于所述第一衬底的上表面上的所述第三导电垫；绝缘模制层，在所述第一衬底的上表面与所述中间层的底表面之间延伸，所述绝缘模制层包括沿所述第一半导体芯片的侧壁延伸的部分且具有至少与所述第一半导体芯片的上表面一样高的上表面，所述绝缘模制层包括凹槽以在所述模制层中界定朝上延伸的突出部，所述朝上延伸的突出部与所述中间层的底表面接触，且所述绝缘模制层包括位于所述凹槽的底表面中的多个孔；多个导电连接构件，每一个导电连接构件在位于所述第一衬底的上表面上的对应的第一导电垫与位于所述中间层的底表面上的对应的第二导电垫之间延伸并对所述对应的第一导电垫与所述对应的第二导电垫进行电连接，且每一个导电连接件位于对应的孔内；及底部填充树脂，填充所述中间层与所述第一衬底之间的所述凹槽以环绕所述导电连接构件。

所述突出部可被形成为具有与位于所述中间层的底表面上的各第二导电凸块的间距关联的间距，以在将中间层连接到封装衬底时引导中间层。导电连接构件可被相似地定位成与所述突出部的间距关联。将通过参照以下详细说明来理解进一步改进。

附图说明

图1示出根据本发明概念示例性实施例的半导体封装件的平面图；

图2示出沿图1所示线i-i'截取的剖视图；

图3示出沿图1所示线ii-ii'截取的剖视图；

图4示出图1至图3所示半导体封装件的透视图；

图5示出图4所示局部透视图；

图6示出根据本发明概念示例性实施例的半导体封装件的剖视图；

图7及图8分别示出图6所示区段p1及区段p2的放大图；

图9至图12、图13a、图13b、图14及图15示出制造图1至图5所示半导体封装件的方法的剖视图；

图16示出根据本发明概念示例性实施例的半导体封装件的平面图；

图17示出具有图16所示平面图的半导体封装件的透视图；

图18示出根据本发明概念示例性实施例的半导体封装件的平面图；

图19示出沿图18所示线iii-iii'截取的剖视图；

图20示出根据本发明概念示例性实施例的半导体封装件的平面图；

图21示出根据本发明概念示例性实施例的半导体封装件的平面图；

图22示出根据本发明概念示例性实施例的半导体封装件的剖视图。

具体实施方式

在下文中，将结合附图来详细阐述本发明概念的示例性实施例以有助于清楚地理解本发明概念。应理解，例如“第一”、“第二”、“第三”等序数词通常被简单地用作某些元件、步骤等的标签以区分各个元件、步骤等。在说明书中未使用“第一”、“第二”等阐述的用语在权利要求书中仍可被称为“第一”或“第二”。另外，采用特定序数(例如，在特定权利要求项中采用“第一”)提及的用语在别处可采用不同的序数(例如，在说明书或另一个权利要求项中采用“第二”)进行阐述。为易于说明，在本文中可能使用例如“在...之下(beneath)”、“在...下面(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述例如(举例来说)图中所示的位置关系。应理解，除图中所绘示的定向外，所述空间相对性用语还囊括器件的不同定向。

图1示出根据本发明概念示例性实施例的半导体封装件的平面图。图2示出沿图1所示线i-i'截取的剖视图。图3示出沿图1所示线ii-ii'截取的剖视图。图4示出图1至图3所示半导体封装件的透视图。图5示出图4所示局部透视图。具体来说，图5示出模制层18的三维结构。为易于说明起见，在本文中可能使用例如“在...之下”、“在...下面”、“下部的”、“在...上方”、“上部的”等空间相对性用语来阐述例如(举例来说)图中所示的位置关系。应理解，除图中所绘示的定向外，所述空间相对性用语还囊括器件的不同定向。

参照图1至图5，根据本发明概念示例性实施例的半导体封装件100可具有其中将中间层ip堆叠在下部封装lp上的结构。下部封装lp可包括第一衬底10及安装在第一衬底10上的半导体芯片30。第一衬底10可包括由例如由绝缘材料(例如，环氧树脂或聚酰亚胺)形成的若干个层以及夹置在所述若干个层之间的多个布线层(wiringlayer)形成的衬底芯体10a，以在半导体芯片30与位于半导体封装件100外部的器件之间提供电连接。第一衬底10可包括第一下导电垫12。第一衬底10包括第一下绝缘层11a作为底表面。第一衬底10的顶表面上可设置有彼此间隔开的第一上导电垫14a与第二上导电垫14b。第一衬底10的顶表面可包括第一上绝缘层11b。尽管图中未示出，然而衬底芯体10a的布线层与对衬底芯体10a的相邻的布线层进行连接的导电通孔可形成电路连接线，以将第一下导电垫12、第一上导电垫14a及第二上导电垫14b彼此电连接。第一下导电垫12上可贴附有例如焊料球等外部端子22。外部端子22可包含锡(sn)、铅(pb)、镍(ni)、金(au)、银(ag)、铜(cu)及铋(bi)中的一种或多种。

半导体芯片30可利用内部端子53(例如，导电凸块(例如，焊料球或端子))以倒装芯片形式结合到第一上导电垫14a，内部端子53连接到半导体芯片30的芯片垫(图中未示出)。内部端子53可包含锡(sn)、铅(pb)、镍(ni)、金(au)、银(ag)、铜(cu)及铋(bi)中的一种或多种。第一衬底10可被模制层18覆盖。模制层18可由例如环氧系材料形成。模制层18可填充各内部端子53之间的空间以及半导体芯片30与第一上绝缘层11b之间的空间。模制层18可包括覆盖第一衬底10的主要节段18m且还包括从主要节段18m突出的第一突出部18p1、第二突出部18p2及第三突出部18p3。至少第二突出部18p2及第三突出部18p3可与中间层ip接触。应理解，当称一元件“连接到(connectedto)”或“耦合到(coupledto)”另一个元件或者“连接在另一个元件上(connectedon)”或“耦合在另一个元件上(coupledon)”时，所述元件可直接连接到或直接耦合到所述另一个元件或者可直接连接在或直接耦合在所述另一个元件上，抑或可存在中间元件。相比之下，当称一元件“接触(contacting)”另一个元件或“与另一个元件接触(incontactwith)”(或者称一元件“直接连接到”或“直接耦合到”另一个元件)时，则不存在中间元件。第一突出部到第三突出部18p1、18p2及18p3的顶表面可处于同一高度。另外，第一突出部到第三突出部18p1、18p2及18p3的顶表面可具有与半导体芯片30的顶表面的高度相同的高度。应理解，本文所用的例如“相同”、“相等”、“平面的”或“共面的”等用语囊括近似的同一性，包括可能例如因制造工艺而出现的变化。除非上下文或其他陈述另外指明，否则在本文中可能使用用语“实质上(substantially)”来强调这一意义。第一突出部到第三突出部18p1、18p2及18p3的顶表面可突出超过主要节段18m的顶表面。第一突出部到第三突出部18p1、18p2及18p3的侧表面与主要节段18m的顶表面可构成凹槽区的内表面。举例来说，模制层18可具有由第一突出部到第三突出部18p1、18p2及18p3的顶表面及侧表面以及主要节段18m的顶表面造成的台阶式表面。

第一突出部18p1可与半导体芯片30的上侧表面接触，且可环绕半导体芯片30。当在平面图中观察时，第二突出部18p2可各自具有“l”形状。第二突出部18p2中的每一者可设置在第一衬底10的隅角上或相邻于第一衬底10的隅角设置。第三突出部18p3可各自具有柱形状。第三突出部18p3可各自相邻于第一衬底10的侧壁的中心部分设置。

多个孔18h可设置在主要节段18m上。孔18h可暴露出第二上导电垫14b。各个孔18h之间可设置有源自主要节段18m的一部分的孔隔离物18f。孔隔离物18f可由模制层18的一些部分形成。各个孔18h中可各自设置有将第一衬底10与中间层ip电连接到彼此的连接构件59。连接构件59是导电的且可包含锡(sn)、铅(pb)、镍(ni)、金(au)、银(ag)、铜(cu)及铋(bi)中的一种或多种。

中间层ip可包括第二衬底50。第二衬底50可包含例如绝缘材料(例如环氧树脂或聚酰亚胺)。第二衬底50的底表面上可设置有与连接构件59接触的第二下导电垫52。第二衬底50的顶表面上可设置有第三上导电垫54。第二衬底50的底表面可被第二下绝缘层51a覆盖。第二衬底50的顶表面可被第二上绝缘层51b覆盖。中间层ip可具有与衬底10相似的结构。举例来说，第二衬底50中可设置有电路连接线(夹置在中间层ip的相邻的绝缘层(例如，聚酰亚胺层)之间)以及通孔，所述通孔形成将相应多对第二下导电垫52与第三上导电垫54彼此电连接的多条配线(或布线)。绝缘层11a、11b、51a及51b可由聚酰亚胺形成。

底部填充树脂层20可填充第二下绝缘层51a与模制层18的主要节段18m的顶表面之间的空间。底部填充树脂层20可由环氧系材料形成。底部填充树脂层20还可填充连接构件59与孔18h的内侧壁之间的空间。底部填充树脂层20还可填充各个连接构件59之间的空间。底部填充树脂层20甚至可填充连接构件59与第二突出部18p2及第三突出部18p3中的每一者之间的空间。

第一突出部到第三突出部18p1、18p2及18p3可用作支撑中间层ip的支撑件。第一突出部18p1可环绕半导体芯片30的侧表面，以在制造半导体封装件100时保护半导体芯片30的侧表面。第二突出部18p2可与设置在第一衬底10的隅角上或相邻于第一衬底10的隅角设置的连接构件59邻接，从而防止在制造半导体封装件100时中间层ip在彼此垂直的第一方向d1与第二方向d2上滑动，此可使半导体封装件100具有增强的可靠性。第三突出部18p3可相邻于第一衬底10的在第二方向d2上彼此面对的侧壁设置，从而防止在制造半导体封装件100时中间层ip在第二方向d2上滑动，此可使半导体封装件100具有增强的可靠性。

图6示出根据本发明概念示例性实施例的半导体封装件的剖视图。图7及图8分别示出图6所示区段p1及区段p2的放大图。

如图2及图3所示，中间层ip可与半导体芯片30及第一突出部18p1接触，而不存在翘曲。相比之下，中间层ip可如图6至图8所示略微弯曲。在这种配置中，底部填充树脂层20可夹置在第一突出部18p1与中间层ip之间以及半导体芯片30与中间层ip之间(例如，在因中间层ip的翘曲而导致的半导体芯片30上方的中间层ip的凸起部分处)。底部填充树脂层20在半导体芯片30与中间层ip之间可具有约10μm或小于10μm的第一厚度t1。举例来说，第一厚度t1可介于约5μm到约10μm的范围内。

模制层18可根据位置而具有不同的表面粗糙度。详细来说，第一突出部到第三突出部18p1、18p2及18p3可具有各自的顶表面18p1u、18p2u及18p3u，顶表面18p1u、18p2u及18p3u中的每一者具有比模制层18的其他部分的表面粗糙度小的表面粗糙度。举例来说，第一突出部到第三突出部18p1、18p2及18p3的顶表面18p1u、18p2u及18p3u可各自具有比第一突出部到第三突出部18p1、18p2及18p3的侧壁18p1s、18p2s及18p3s的表面粗糙度小的表面粗糙度。另外，第一突出部到第三突出部18p1、18p2及18p3的顶表面18p1u、18p2u及18p3u可各自具有比主要节段18m的顶表面18mu的表面粗糙度、主要节段18m的侧壁18ms的表面粗糙度、孔隔离物18f的顶表面18fu的表面粗糙度及孔隔离物18f的侧壁18fs的表面粗糙度小的表面粗糙度。相比之下，模制层18在其除了第一突出部到第三突出部18p1、18p2及18p3的顶表面18p1u、18p2u及18p3u之外的部分上可具有相同或相似的表面粗糙度。举例来说，在第一突出部到第三突出部18p1、18p2及18p3的侧壁18p1s、18p2s及18p3s上、主要节段18m的顶表面18mu上、主要节段18m的侧壁18ms上、孔隔离物18f的顶表面18fu上及孔隔离物18f的侧壁18fs上可设置有相同或相似的表面粗糙度。

作为另外一种选择，模制层18可具有相同或相似的表面粗糙度，而不论位置如何。

孔18h的内侧壁可由孔隔离物18f的侧壁18fs形成或由孔隔离物18f的侧壁18fs及主要节段18m的侧壁18ms两者形成。主要节段18m的侧壁18ms可与第一突出部到第三突出部18p1、18p2及18p3的侧壁18p1s、18p2s及18p3s中的一者或多者共面。

尽管图中未示出，然而半导体封装件100在半导体芯片30与中间层ip之间可包含热界面材料(thermalinterfacematerial)。在这种配置中，第一突出部18p1的顶表面18p1u、第二突出部18p2的顶表面18p2u及第三突出部18p3的顶表面18p3u可与热界面材料的顶表面共面且可具有与热界面材料的顶表面的高度相同的高度。在一些实例中，热界面材料还可位于第一突出部18p1与中间层ip之间。在这种情形中，底部填充树脂层20的顶表面可具有与热界面材料的顶表面的高度相同的高度。热界面材料可包括例如硅系材料且以比底部填充树脂层20及模制层18高的速率导热。

以下将阐述根据本发明概念示例性实施例的制造半导体封装件的方法。

图9至图12、图13a、图13b、图14及图15示出根据示例性实施例的制造图1至图5所示半导体封装件的方法的剖视图。

参照图9，可将第一衬底10制备成包括多个芯片区(参见图15所示区a)。尽管图中仅示出两个芯片区中的两个芯片，然而也可形成另外的芯片区。另外，芯片区可排列成二维矩阵(例如，在俯视透视图中在行方向上及列方向上伸展)且每个区可具有多个芯片(例如，在水平方向上彼此相邻)。可使用例如焊料球等内部端子53来将半导体芯片30以倒装芯片形式安装在第一衬底10的第一上导电垫14a上。在一些实施方式中，可安装呈半导体封装件形式(例如，含有半导体芯片的堆叠)的半导体器件来替代每一个半导体芯片30。第一导电凸块17(例如，焊料球或柱)可结合到第一衬底10的第二上导电垫14b。第一导电凸块17可各自被形成为具有比半导体芯片30的顶表面低的顶端高度。内部端子53及第一导电凸块17可全部被形成为包含锡(sn)、铅(pb)、镍(ni)、金(au)、银(ag)、铜(cu)及铋(bi)中的一种或多种。模制框架(图中未示出)可接纳被结合有半导体芯片30及第一导电凸块17的第一衬底10。可向模制框架(图中未示出)中引入可流动树脂溶液且接着将所述可流动树脂溶液固化(及硬化)以形成模制层18。在这一步骤中，半导体芯片30的顶表面可与模制框架接触，且模制层18可由此被形成为在使半导体芯片30的顶表面暴露出的同时覆盖第一衬底10及覆盖半导体芯片30的侧表面。模制层18的顶表面可与半导体芯片30的顶表面齐平并共面。

参照图10，可将第一衬底10从模制框架卸载。可使用激光来移除模制层18的一些部分，以与在模制层18的上部部分上形成多个第一凹槽区18r1及第二凹槽区18r2的同时形成第一突出部18p1、第二突出部18p2及第三突出部18p3(例如参照图5所阐述)以及芯片分隔突出部18i。第一突出部18p1的顶表面、第二突出部18p2的顶表面及第三突出部18p3的顶表面可与半导体芯片30的顶表面共面。第一凹槽区18r1可形成在第一突出部到第三突出部18p1、18p2及18p3之间。尽管在垂直横截面图中单独示出并参考了第一凹槽区18r1，然而这些第一凹槽区18r1可为较大的单个凹槽的一部分(例如，为图1所示实质上为环形形状的凹槽的一部分)。第二凹槽区18r2可形成在相邻的第二突出部18p2之间。由此，模制层18的第一凹槽区18r1及第二凹槽区18r2中的每一者可具有表面粗糙度比模制层18的顶表面的表面粗糙度大的表面。第一突出部到第三突出部18p1、18p2及18p3可采用与参照图1至图5所论述的方式相同的方式形成。第二突出部18p2及第三突出部18p3可被形成为具有与相邻于其形成的第一导电凸块17(及随后形成的导电连接构件59)的形状共形的侧壁(例如，参见图1及图5)。如图1所示，位于第二突出部18p2及第三突出部18p3的侧壁及相邻的导电连接构件59之间的空间可共形地形成为围绕相邻的导电连接构件59，以在中间层ip放置在第一衬底10上时，所述空间还可有助于对中间层ip进行定位。当相邻于一行第一导电凸块17(且由此随后相邻于导电连接构件59)形成所述侧壁时，(在俯视图中)所述侧壁可具有波浪形状，其中波浪的波谷对应于相邻的第一导电凸块17(及导电连接构件59)的位置，且波浪的波峰对应于所述行的各第一导电凸块17(及导电连接构件59)之间的位置。第一突出部18p1可保护半导体芯片30的侧表面。举例来说，如果在利用激光移除模制层18时将半导体芯片30的侧表面暴露出，则激光可能对半导体芯片30的侧表面造成损坏。然而，可在与半导体芯片30的侧表面间隔开第一突出部18p1的区处执行模制层18的移除，以使得可避免对半导体芯片30的侧表面造成损坏。

参照图11，可使用激光来移除模制层18的位于第一凹槽区18r1(参照图10所示结构)的底部下方的一些部分，从而形成多个孔18h，所述多个孔中的每一者暴露出对应的第一导电凸块17。另外，在各个孔18h之间形成有孔隔离物18f。当使用激光形成各个孔18h时，孔18h可分别被形成为具有与第一凹槽区18r1及第二凹槽区18r2的表面的表面粗糙度实质上相同的表面粗糙度。

在替代的制造方法中，可使用模制框架(具有与模制层18对应的形状)来形成本文所述实施例的模制层18。如果模制层18(例如(举例来说)图1至图5所示模制层18)是由模制框架而非激光形成的，则模制层18可具有相同或相似的表面粗糙度，而不论位置如何。在此替代方法中，可在将可流动树脂注入到模制框架中且将所述树脂固化以将树脂硬化之后在第一下导电垫上形成第一导电凸块。

孔18h可被形成为使得孔隔离物的侧壁18fs(其也形成孔18h的侧壁)在第一导电凸块17的顶表面上方延伸。顶表面18fu可高于第一导电凸块17的顶表面。由此，当随后执行回流工艺来将多对相互接触的第一导电凸块17与第二导电凸块57(例如，如下所述)合并时，可更好地控制这种回流以避免与相邻的第一导电凸块17或第二导电凸块57发生不期望的接触。由此，可使各导电连接构件59之间的间距变小(此可帮助减小半导体封装件100的尺寸)及/或使得能够与半导体封装件100一起实施更多外部端子22。举例来说，规则地间隔开的导电连接构件59的节距可为导电连接构件59的水平宽度wcm的1.5倍或小于1.5倍。除非上下文另外指明，否则应理解，本文所用“宽度”通常可指代元件在宽度方向上的最大尺寸(例如，除非另外规定，否则圆锥体的宽度有可能指代圆锥体的基底的直径)。另外，除非上下文另外指示，否则两个元件之间的间距通常指代这两个元件的最小间距(例如，除非上下文另外指明，否则基底被放置在表面上的两个圆锥体之间的间距有可能指代圆锥体的基底之间的最小距离，而非指代圆锥体的尖端之间的间距)。这种小节距甚至可利用在垂直方向上伸长的导电连接构件59(例如，其具有等于或大于它们的水平宽度wcm的高度)来实施。在一些实例中，第一凹槽区18r1被形成到比中间层ip的下表面与第一衬底10的上表面之间的距离的一半小的深度(其可对应于随后形成的导电连接构件59的高度)以形成这种侧壁18fs。

参照图12、图13a、图13b及图14，可制备出中间层ip。第二导电凸块57可结合到中间层ip的对应的第二下导电垫52。第二导电凸块57可按照规则地间隔开的阵列的形式排列且可对应于第一导电凸块17的排列方式(例如，具有镜像对称排列方式)。在中间层ip与对应的半导体芯片30交叠的位置处，中间层ip中的每一者可被放置成与第一突出部到第三突出部18p1、18p2及18p3接触。在这一步骤中，第一突出部到第三突出部18p1、18p2及18p3可用作用于支撑中间层ip的支撑件。举例来说，可使第一突出部到第三突出部18p1、18p2及18p3接触对应的中间层ip的下表面(例如，参见图13a)并支撑每一个中间层ip。在一些实例中，可使单个连续的中间层(例如，包括对图12及图13a所示分立的中间层ip进行连接的连接部分的单个连续的中间层)接触第一突出部到第三突出部18p1、18p2及18p3，且随后可对所述单个连续的中间层进行切割(例如，作为对衬底10进行切割的一部分，以如在本文中所述一样分隔各芯片区)，以提供单独分立的中间层ip，例如如图12及图13a所示。第二导电凸块57可接触对应的第一导电凸块17。可执行回流工艺来提供热量，以将第一导电凸块17与对应的第二导电凸块57合并成同质结构，从而形成连接构件59(参见图14)。可在使用夹具70朝下按压中间层ip(参见图13a)的同时施行回流工艺，以防止中间层ip翘曲。

图13b是未设置第二突出部18p2及第三突出部18p3的比较例。当在执行回流工艺之前中间层ip受到来自夹具70的力时，如图13b所示，中间层ip可能会因第一导电凸块17及第二导电凸块57的圆的表面而侧向滑动(例如，在第一方向d1上)。当未设置第二突出部18p2及第三突出部18p3时，中间层ip可能会移离中间层ip的恰当位置，而使得第一导电凸块17中的一者或多者不期望地接触(或在回流工艺期间连接到)不期望的第二导电凸块57(例如，与期望被接触的第二导电凸块57相邻的第二导电凸块57)，这可能会引起故障。第二突出部18p2及第三突出部18p3可防止中间层ip滑动，优选的是在多个水平方向上(例如，在第一方向d1上(相对于图13a而言左或右方向)及/或第二方向上(图13a所示指向纸面外)、后方(图13a所示指向纸面内及所述纸面外))，且因此在形成半导体封装件时可降低故障率并提高制造良率。在一些实例中(例如，参见图1及图5)，第二突出部18p2中的一者或多者在平面图中可具有“l”形状，且可设置在第一衬底10的芯片区(例如，参见图15所示区a)的四个隅角上或与所述四个隅角相邻，从而防止中间层ip在第一方向d1及第二方向d2上滑动。导电连接构件59可形成为二维阵列，所述阵列的边界包括位置与l形突出部18p2中的一者或多者的内角相邻的隅角。应理解，导电连接构件的规则的间距不需要在阵列的边界内的整个区域中为连续的，而是可被中断以提供较大的间距(例如，以使得能够放置半导体芯片30)。第三突出部18p3可沿第一衬底10的芯片区的在第二方向d2上彼此面对的边缘设置，以防止中间层ip在第二方向d2上滑动。

举例来说，多对第二突出部18p2及/或第三突出部18p3可被形成为在其之间具有水平间距，所述水平间距与第二导电凸块57中的两个最外侧的第二导电凸块57之间的距离关联，以防止在将中间层放置在第一衬底上时第二导电凸块57在水平方向上不正确地定位。举例来说，参照图13a，第二突出部18p2及/或第三突出部18p3中的两个第二突出部18p2及/或第三突出部18p3之间的距离可为第一距离s1，第二导电凸块57中两个最外侧第二导电凸块57之间的距离(中心对中心距离)可间隔开第二距离s2，且第一距离s1与第二距离s2之间的差可小于第二导电凸块的宽度(图13a中的水平宽度，当设置成球形状时，所述宽度可对应于第二导电凸块57的直径wb)的三倍(例如，在所述最外侧第二导电凸块57与相邻的第二突出部18p2或第三突出部18p3之间留出不超过第二导电凸块57的宽度的间距)。第一距离s1与第二距离s2之间的差可小于第二导电凸块57的水平宽度的2倍，以留出不超过第二导电凸块57的宽度的50％的间距。可实施较小的间距，以通过使第二导电凸块57的阵列的投影适配在由突出部18p1、18p2及18p3界定的第一凹槽区18r1内来实现中间层ip的更好的定位。举例来说，相邻于第二突出部18p2或第三突出部18p3定位的第二导电凸块57中的最外侧第二导电凸块57之间的间距可以不超过第二导电凸块57的宽度的20％。多对第二突出部18p2及/或第三突出部18p3可在第一方向d1上及在第二方向d2上间隔开，所述多对第二突出部18p2及/或第三突出部18p3具有与定位在其之间的第二导电凸块57中的最外侧第二导电凸块57的间距关联的水平间距，如本文中所述。

应理解，在执行参照图14所阐述的回流工艺之后，所述多对突出部18p2及/或18p3之间的间距(相对于定位在多对突出部18p2及/或18p3之间的最外侧第二导电凸块57的定位及其宽度)实质上与所述多对突出部18p2及/或18p3之间的间距(相对于导电连接构件59的定位及其宽度)相同，且此应被理解为落于本发明的各种实施例的范围内。参见图8及图14。举例来说，相邻于图8中的第二突出部18p2定位的导电连接构件59可与第二突出部18p2间隔开距离s3，距离s3可小于导电连接构件59的宽度wcm，例如不超过宽度wcm的50％、例如不超过宽度wcmd的20％。

应理解，可利用相邻于多对突出部的多对第二导电凸块57的间距之间的类似关系来实现类似的结果，所述多对突出部位于这些多对第二导电凸块57之间。这些替代形式(包括关于第二导电凸块57、导电连接构件59及突出部的位置细节及间距细节在内)对于这一替代形式而言同样适用，然而应理解，与导电连接构件59相邻的突出部还可包括第三突出部18p3且在这种情况中第二距离s2将超过第一距离s1。

参照图14，通过向中间层ip与模制层18的主要节段18m之间的空间中引入树脂溶液，可形成底部填充树脂层20。可将最初可流动的树脂溶液注入到由夹具70形成的模具中，且接着使所述树脂溶液硬化。毛细管现象可使树脂溶液进入中间层ip与模制层18的主要节段18m之间的空间并进入孔18h。当模制层18的主要节段18m的顶表面处于与第一突出部到第三突出部18p1、18p2及18p3的顶表面的高度相同的高度处时，在中间层ip与模制层18的主要节段18m之间可以不生成空间，且树脂溶液转而可因树脂溶液的流动性差而难以填充孔18h。因此，在孔18h中及在所得半导体封装件中极有可能会生成空隙。当生成空隙时，水分及/或工艺副产物可能会余留在空隙中，这会降低半导体封装件的可靠性。然而，通过在中间层ip与模制层18的主要节段18m(或第一凹槽区18r1)之间提供空间，树脂溶液会充分流动，从而明显减小出现空隙的可能性。高度减小的主要节段18m的尺寸及位置可有利于该树脂溶液流动，以在形成底部填充树脂层20时为树脂溶液提供流动通道。举例来说，主要节段18m可形成在半导体封装件100的中间附近的位置处且与半导体芯片30相邻。在未形成导电连接构件59的主要节段18m上方形成的凹槽区18r1的一部分的尺寸可为至少导电连接构件59的宽度，例如导电连接构件59的宽度的1.5倍或大于1.5倍。在未形成导电连接构件59的主要节段18m上方形成的凹槽区18r1的一部分的尺寸可明显大于相邻的连接构件59之间的最小间距，例如大于这种间距的两倍或三倍。相似地，当孔隔离物18f的高度被减小到低于中间层ip的底部时，孔隔离物18f与中间层ip之间的所得空间使树脂溶液(例如，在孔隔离物18f的顶部之上)充分流动，以减小在形成底部填充树脂层20时生成空隙的可能性。然而，如本文中所述，可期望使隔离物18f的高度保持大于第一导电凸块17的高度，以提供由导电连接构件59形成的密堆积阵列(closelypackedarray)。由此，隔离物18f的高度(所述对应于隔离物18f的顶表面18fu)可由减小的高度形成，但在一些实例中可超过导电连接构件59的高度的一半，例如介于导电连接构件59的高度的50％与75％之间、例如介于导电连接构件59的高度的55％到65％。因此，可对半导体封装件提供增强的可靠性。

参照图15及图2，例如焊料球等外侧外部端子22可结合到第一衬底10的第一下导电垫12。可执行例如激光烧蚀(laserablation)等单体化工艺来移除除芯片区a之外的边缘区b以制造单独的半导体封装件100。在此步骤中，也可将芯片分隔突出部18i移除。

图16示出根据本发明概念示例性实施例的半导体封装件的平面图。图17示出具有图16所示平面图的半导体封装件的透视图。

参照图16及图17，本实施例的半导体封装件101可被配置成使得第二突出部18p2可包括彼此间隔开的第一子突出部18p2a、第二子突出部18p2b及第三子突出部18p2c。第一子突出部18p2a可设置在第一衬底10的隅角上或与第一衬底10的隅角相邻。第二子突出部18p2b可相邻于第一子突出部18p2a的两侧设置。第三子突出部18p2c可相邻于其相邻的第二子突出部18p2b设置。当在平面图中观察时，当第一子突出部到第三子突出部18p2a、18p2b及18p2c彼此线性连接时可形成“l”形状。第一子突出部18p2a及第二子突出部18p2b之间可包括与第一通气孔18v1对应的空间。第二子突出部18p2b及第三子突出部18p2c之间可包括与第二通气孔18v2对应的空间。第一通气孔18v1及第二通气孔18v2在如图14所示其中形成底部填充树脂层20的工艺中可使树脂溶液能够更充分地流动，从而防止在第二突出部18p2附近的区域上出现空隙。由此，半导体封装件101的可靠性可提高。为实现树脂溶液的充分流动，第一通气孔18v1及第二通气孔18v2可分别具有为大约15μm或大于15μm的第一宽度w1。举例来说，第一宽度w1可介于约15μm到约80μm的范围内。

图18示出根据本发明概念示例性实施例的半导体封装件的平面图。图19示出沿图18所示线iii-iii'截取的剖视图。

参照图18及图19，本实施例的半导体封装件102可被配置成使四个连接构件59可相邻于第一衬底10的四个侧壁的中心部分设置。为易于说明起见，仅示出四个连接构件59，然而也可提供另外的连接构件59，例如参照其他实施例所阐述。模制层18可包括主要节段18m、孔18h及第二突出部18p2。在本实施例中，当在平面图中观察时，第二突出部18p2可具有“c”形状。第二突出部18p2可相邻于连接构件59设置，从而防止在制造半导体封装件102时中间层ip在第一方向d1及第二方向d2上滑动。半导体芯片30的顶表面可与中间层ip间隔开，而不与中间层ip接触。半导体芯片30的顶表面可具有与主要节段18m的顶表面的高度相同的高度。主要节段18m可保护半导体芯片30的侧表面。底部填充树脂层20可夹置在半导体芯片30与中间层ip之间。其他配置及制造工艺可与参照图1至图15所论述的配置及制造工艺相同或相似。

图20示出根据本发明概念示例性实施例的半导体封装件的平面图。

参照图20，本实施例的半导体封装件103可被配置成使四个连接构件59可相邻于第一衬底10的四个隅角设置。模制层18可包括主要节段18m、孔18h及第二突出部18p2。为易于说明起见，仅示出四个连接构件59，然而也可提供另外的连接构件59，例如参照其他实施例所阐述。在本实施例中，当在平面图中观察时，第二突出部18p2可具有“l”形状。第二突出部18p2可相邻于连接构件59设置，从而防止在制造半导体封装件103时中间层ip在第一方向d1及第二方向d2上滑动。其他配置可与参照图18及图19所论述的配置相同或相似。

图21示出根据本发明概念示例性实施例的半导体封装件的平面图。

参照图21，本实施例的半导体封装件104可被配置成系统级封装(systeminpackage，sip)结构，在所述系统级封装中，在第一衬底10上安装有多个半导体芯片30a及30b且所述多个半导体芯片30a及30b一起封装在同一半导体封装件104内。半导体芯片30a及30b可为彼此不同的类型(例如，存储器芯片及存储器控制器芯片或不同类型的存储器芯片(例如易失性存储器芯片及非易失性存储器芯片))。沿第一衬底10的四个侧壁可线性地设置有多个连接构件59。第二突出部18p2的位置可与设置在第一衬底10的四个隅角附近的连接构件59相邻。当在平面图中观察时，第二突出部18p2可具有“l”形状。本实施例的模制层18可包括主要节段18m、孔18h、第一突出部18p1及第二突出部18p2。在本实施例中，在第一衬底10上安装有两个半导体芯片30a及30b，但半导体芯片30a及30b的数目并非仅限于此，而是可为三个或更多个。其他配置可与参照图1至图5所论述的配置相同或相似。

图22示出根据本发明概念示例性实施例的半导体封装件的剖视图。

参照图22，本实施例的半导体封装件105可具有其中上部封装up安装在下部封装lp上的层叠封装(packageonpackage)结构。上部封装up可被配置成使上半导体芯片80可采用倒装芯片形式安装在第二衬底50的第三上导电垫54上。第二衬底50可被上模制层82覆盖。其他配置可与参照图1至图5所论述的配置相同或相似。

根据本发明概念的示例性实施例，可减少在底部填充树脂层中出现空隙且可防止连接构件彼此接触，此可提供具有增强的可靠性的半导体封装件。

尽管已参照本文所述具体示例性实施例阐述了本发明，然而应理解，在不背离以上权利要求书的精神及范围的条件下，还可实施除了这些实例之外的各种替代方式。