一种半导体器件及其制造方法与流程

本发明涉及半导体器件及其制造领域，特别涉及一种半导体器件及其制造方法。

背景技术：

随着半导体技术的不断发展，集成电路的集成度也不断地提高。在集成电路的芯片设计中，通常会同时集成有有源器件和无源器件，无源器件例如电阻、电容等也会占据芯片的面积，尤其是在3dnand存储器的芯片设计中，外围电路由hvmos(高压金属氧化物半导体，highvoltagemetaloxidesemiconductor)器件和lvmos(低压金属氧化物半导体，lowvoltagemetaloxidesemiconductor)器件组成，外围电路用于对存储单元的操作，3dnand存储单元的操作是高电压，因此外围电路中需要大量的电容器件提升电压，传统的电容结构需要通常都需要占用较大的硅片或金属走线面积，不利于提高芯片的集成度。

技术实现要素：

有鉴于此，本发明的目的在于提供一种半导体器件及其制造方法，在衬底中集成电容结构，提高电容容量，从而提高芯片的集成度。

为实现上述目的，本发明有如下技术方案：

一种半导体器件，包括：

第一半导体衬底；

贯通所述第一半导体衬底的绝缘环，所述绝缘环内的第一半导体衬底为第一极板；

贯通所述第一极板的通孔，所述通孔的内壁上的介质层以及填充所述通孔的导电层；

电连接所述第一极板的第一引出结构；

电连接所有导电层的第二引出结构，电连接的所有导电层为第二极板。

可选地，所述通孔为多个且呈阵列排布。

可选地，所述第二引出结构包括：各所述导电层上的第一接触，以及将所有所述第一接触连接的第一互联结构。

可选地，所述绝缘环为方形或圆形。

可选地，所述第一半导体衬底包括第一区域和第二区域，所述第一半导体衬底具有第一表面和与其相对的第二表面，所述第一区域的第一表面上形成有存储器件，所述绝缘环形成于所述第二区域。

可选地，所述存储器件包括所述第一表面上的栅极层与绝缘层交替层叠的堆叠层、穿过所述堆叠层的存储单元串以及存储单元串之上的介质层中的存储单元互联结构，所述存储单元串包括穿过所述堆叠层的沟道孔以及所述沟道孔侧壁上依次形成的遂穿层、电荷存储层、阻挡层以及沟道层。

可选地，所述第一引出结构包括所述第二区域的第一表面上覆盖层中的第一接触以及所述介质层中第一接触上的第一互联结构，所述覆盖层与所述堆叠层具有基本相同的高度，所述第一互联结构与所述存储单元互联结构具有相同的结构。

可选地，还包括第二半导体衬底，所述第二半导体衬底上形成有mos器件以及mos器件的互联结构；

所述第一半导体衬底的第一表面朝向所述第二半导体衬底的mos器件的互联结构，且所述第一半导体衬底与所述第二半导体衬底固定；

所述存储单元互联结构和所述第一引出结构分别与所述mos器件的互联结构电连接。

可选地，所述mos器件包括低压mos器件和高压mos器件。

一种半导体器件的制造方法，包括：

提供第一半导体衬底；

从所述第一半导体衬底的背面进行减薄；

从所述背面形成贯通所述第一半导体衬底的绝缘环，所述绝缘环内的第一半导体衬底为第一极板，以及，形成贯通所述第一极板的通孔，所述通孔的内壁上形成有介质层以及填充所述通孔的导电层，其中，所述第一极板由第一引出结构电连接，所有导电层由第二引出结构电连接，电连接的所有导电层为第二极板。

可选地，所述通孔为多个且呈阵列排布。

可选地，形成电连接所有导电层的第二引出结构，，包括：在各所述导电层上形成第二接触，以及形成将所有所述第二接触电连接的第二互联结构。

可选地，所述绝缘环为方形或圆形。

可选地，所述第一半导体衬底包括第一区域和第二区域，所述第一半导体衬底具有第一表面和与其相对的第二表面，所述第一区域的第一表面上形成有存储器件，所述第二表面为所述背面，所述绝缘环形成于所述第二区域。

可选地，所述存储器件包括所述第一表面上的栅极层与绝缘层交替层叠的堆叠层、穿过所述堆叠层的存储单元串以及存储单元串之上的介质层中的存储单元互联结构，所述存储单元串包括穿过所述堆叠层的沟道孔以及所述沟道孔侧壁上依次形成的遂穿层、电荷存储层、阻挡层以及沟道层；则，

所述第一引出结构包括所述第二区域的第一表面上覆盖层中的第一接触以及所述介质层中第一接触上的第一互联结构，所述覆盖层与所述堆叠层具有基本相同的高度，所述第一互联结构在形成所述存储单元互联结构的同时形成。

可选地，则在进行减薄之前，还包括：

提供第二半导体衬底，所述第二半导体衬底上形成有mos器件以及mos器件的互联结构；

将所述第一半导体衬底的第一表面朝向所述第二半导体衬底的mos器件的互联结构，将所述第一半导体衬底与所述第二半导体衬底固定，所述第一引出结构和第存储单元互联结构分别与所述mos器件的互联结构电连接。

可选地，所述mos器件包括低压mos器件和高压mos器件。

本发明实施例提供的半导体器件及其制造方法，在衬底中形成了贯通衬底的绝缘环，绝缘环内的衬底作为电容结构的第一极板，在第一极板中形成了贯通的通孔，贯通的通孔的侧壁上形成有介质层且填充有导电层，进而通过引出结构将第一极板引出，以及通过第二引出结构电连接所有的导电层一并引出，形成了由所有导电层并联的电容结构的第二极板，通孔中的介质层为两电容结构的极板间的绝缘层，通过引出结构即可以实现对该电容结构的连接及使用。该电容结构通过贯通衬底形成，极板具为纵深具有更大的面积，使得电容具有更大的容量，同时，可以通过引出结构并联通孔中的导电层实现任意所需容量的电容，具有更好的扩展性，从而，可以在更小的芯片面积上形成更大容量的电容结构，有效提高芯片的集成度。

进一步地，可以将该该电容结构集成于存储器件所在的衬底中，该电容结构可以提供给存储器件的外围电路使用，外围电路可以形成于另一衬底中，而在存储器件的周围会存在一些非器件的空白区域，可以利用这些空白区域形成该电容结构，这样，可以减小外围电路所在衬底的有效面积，进一步提高芯片的集成度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了根据本发明实施例半导体器件的透视俯视结构示意图；

图2示出了图1中aa向的剖面结构示意图；

图3示出了根据本发明另一实施例的半导体器件的剖面结构示意图；

图4示出了根据本发明实施例的半导体器件的制造方法的制造流程示意图；

图5-8示出了根据本发明实施例制造方法形成半导体器件的过程中的器件剖面结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

正如背景技术中的描述，在集成电路的芯片中，也会使用到大量无源器件例如电阻等，这些器件也会占据芯片的面积，而在存储器件的应用中，随着对集成度要求的不断提高，为了进一步地提高存储容量，降低每比特的存储成本，提出了立体结构的存储器件。在立体结构的存储器件的一个应用中，3dnand存储器件可以为外围电路的mos(金属氧化物半导体，metaloxidesemiconductor)器件形成在不同的衬底上，而后可以通过封装技术将二者连接在一起，该外围电路由hvmos器件和lvmos器件组成，外围电路用于对存储单元的操作，3dnand存储单元的操作是高电压，因此外围电路中需要大量的电容器件提升电压，传统的电容结构需要通常都需要占用较大的硅片或金属走线面积，不利于提高芯片的集成度。

基于此，本申请提出一种半导体器件，参考图1和图2所示，包括：

第一半导体衬底100；

贯通所述第一半导体衬底100的绝缘环102，所述绝缘环102内的第一半导体衬底100为第一极板；

贯通所述第一极板的通孔120，所述通孔120的内壁上的介质层121以及填充所述通孔的导电层122；

电连接所述第一极板的第一引出结构172；

电连接所有导电层122的第二引出结构152，电连接的所有导电层122为第二极板。

在本申请实施例中，在衬底100中形成了贯通衬底的绝缘环102，绝缘环102将其中的衬底和周围的衬底隔离开，由绝缘环102限定了电容结构的大小，绝缘环102内的衬底100作为电容结构的第一极板，在第一极板中形成了贯通的通孔120，贯通的通孔120的侧壁上形成有介质层121且填充有导电层122，进而通过引出结构172将第一极板引出，以及通过第二引出结构152电连接所有的导电层122一并引出，形成了由所有导电层122并联构成的电容结构的第二极板，通孔中的介质层121为两电容结构的极板间的绝缘层，通过引出结构即可以实现对该电容结构的连接及使用。该电容结构通过贯通衬底形成，极板具为纵深具有更大的面积，使得电容具有更大的容量，同时，可以通过引出结构并联通孔中的导电层，实现任意所需容量的电容，具有更好的扩展性，从而，可以在更小的芯片面积上形成更大容量的电容结构，有效提高芯片的集成度。

其中，绝缘环102由为能将衬底隔离为不同部分的绝缘材料形成，绝缘环102的材料例如可以为氧化硅、氮化硅或氮氧化硅等介质材料中的一种或多种来形成。绝缘环102为封闭的环形结构，绝缘环102起到绝缘隔离的作用，使得将环内的衬底与环外的衬底隔离开，绝缘环102内的衬底100用来形成电容结构的一个极板。可以根据具体的需要来设置绝缘环102的形状，绝缘环的形状也即电容结构所在区域的形状，绝缘环102的形状例如可以为方形或圆形，方形包括正方形和长方形，参考图1所示，在该具体的示例中，绝缘环的形状为方形。

在本申请实施例中，绝缘环102内的衬底100即为电容结构的第一极板，根据需要，该第一极板中可以具有掺杂，例如n型或p型掺杂，该掺杂可以为衬底本身具有的掺杂，例如p型衬底，也可以是通过掺杂工艺获得的掺杂，其中，n型掺杂的掺杂离子例如可以为n、p、as、s等，p型掺杂的掺杂粒子例如可以为b、al、ga或in等。

通孔120形成在第一极板中，也就是绝缘环102内的半导体衬底100中，通孔120的数量、排布方式和形状可以根据需要来设定，在一些应用中，通孔120为多个，通孔120可以呈阵列排布，阵列排布方式可以是行、列基本对齐的排布方式，也可以是行或列交错的排布方式。通孔120的形状可以为圆形、方形或其他形状，方形包括正方形和长方形。

其中，通孔120的侧壁上形成有介质层121，该介质层121为电容结构极板之间的绝缘材料层，介质层121可以为单层或多层结构，介质层121的材料例如可以为氧化硅或其他高k电介质材料中的一种或多种，介质层121的厚度可以为100-200nm，通孔120中填充的为导电层122，该导电层122形成于介质层121上，被介质层121包围，用于作为电容结构的另一极板，导电层122的材料例如可以为掺杂的半导体材料或金属材料，例如掺杂的多晶硅或金属钨等，金属钨的导电层的侧壁上还可以形成有ti和tin的金属层。

第一极板通过第一引出结构172引出电连接，第一引出结构172用于第一极板的电引出，可以具有不同的结构，例如可以包括接触、一层或多层金属层、以及连接金属层的过孔，还可以进一步包括用于连接电信号的衬垫等。在优选的实施例中，第一引出结构172包括第一接触130和第一接触130上的第一互联结构171，第一接触130可以为多个，进一步地可以均匀分布在第一极板上，第一极板通过多个第一接触130进行电连接，在第一接触130上再通过第一互联结构132将这些第一接触130电连接在一起，可以根据第一接触130的数量和分布，设置一层或多层金属层及相应的过孔实现这些第一接触130的互联，进一步还可以包括最顶层的衬垫，衬垫用于电信号的接入。在一个具体的示例中，这些第一接触130均匀分布在绝缘环102与通孔120所在区域之间，可以是在绝缘环102内侧的部分或四周都分布第一接触130。通过均匀设置第一接触130，可以提高第一极板的导电均匀性，提高电容结构的性能。

第二引出结构152将所有导电层122电连接且电引出，使得绝缘环102内的所有导电层122并联为一个极板，作为电容结构的第二极板，第二引出结构152可以具有不同的结构，例如可以包括接触、一层或多层金属层、以及连接金属层的过孔，还可以进一步包括用于连接电信号的衬垫。在优选的实施例中，第二引出结构152包括各通孔120的导电层122上的第二接触142，以及将各所述第二接触连接的第二互联结构，通孔可以为多个，每个通孔的导电层122上都设置有第二接触142，实现与各通孔的电连接，进而，再通过第二互联结构151将这些第二接触142连接在一起，可以根据第二接触142的数量和分布，设置一层或多层金属层及相应的过孔实现这些第二接触的互联，进一步还可以包括最顶层的衬垫，衬垫用于电信号的接触。这样，通过第二引出结构152就将这些通孔的导电层122连接为一个极板，作为电容结构的另一极板，记作第二极板，这样，就构成了第一极板、通孔内壁上介质层以及第二极板的电容结构。

在具体的应用中，根据不同的需要，可以将第一引出结构172和第二引出152结构设置于第一半导体衬底100的同一侧或不同侧。

此外，上述的电容结构可以与其他的器件结构共同集成于上述的第一半导体衬底中。在本申请的一些应用中，参考图3所示，上述的电容结构与存储器件集成在同一半导体衬底中，存储器件的驱动电路可以集成于另一半导体衬底中，这样，在集成有存储器件的衬底中，会存在一些非器件的空白区域，可以利用这些空白区域来形成上述的电容结构，无需增加额外区域来形成电容，进一步提高芯片的集成度。具体的，该第一半导体衬底100包括第一区域1001和第二区域1002，第一半导体衬底100具有第一表面和第二表面，为了便于描述将形成器件的衬底正面记做第一表面，衬底的背面记做第二表面，第一区域1001用于形成存储器件，绝缘环102形成于第二区域1002，也就是说电容结构形成于第二区域1002，该第二区域1002可以是存储器件衬底上的空白区域。

在本申请的一个应用中，存储器件可以是立体的存储器件，也就是说，除了衬底水平的二维方向，在垂直衬底方向上也分布有多个存储单元，本申请实施例中，参考图3所示，该立体的存储器件为3dnand存储器件，形成于第一区域1001的衬底上，3dnand存储器件至少包括栅极层与绝缘层交替层叠的堆叠层110、穿过所述堆叠层110的存储单元串112，还可以包括存储单元串112上介质层160、170中的存储单元互联结构114，用于存储单元串112的引出，可以包括一层或多层金属层以及连接金属层的接触、过孔、衬垫等。

在3dnand存储器件中，堆叠层110由栅极层和绝缘层交替层叠而成，每一层的栅极层与存储单元串112构成一个存储单元，从而在垂直于衬底的方向上也形成多个存储单元。其中，堆叠层110的端部可以为阶梯结构(图未示出)，使得每一层的栅极层存在未被上层栅极层覆盖的部分，从而可以用于形成该层栅极层的接触，从而可以将每一层栅极层引出。存储单元串112可以形成于贯穿堆叠层110的沟道孔中，沿沟道孔侧壁至沟道孔中心，存储单元串112依次包括存储功能层和沟道层，存储功能层起到电荷存储的作用，通常包括遂穿层、电荷存储层以及阻挡层，存储功能层可以基本为l型，沟道层形成于存储功能层的侧壁以及沟道孔的底部上，沟道层之间还可以形成有绝缘材料的填充层。可以理解的是，在具体的应用中，在该半导体衬底的第一区域之上，还可以包括其他的必要部件，例如存储单元串顶部的导电垫、在存储单元串的下方的选通管器件等。

在该实施例中，第一引出结构172可以包括第二区域1002的第一表面上覆盖层140中的第一接触130以及介质层160、170中第一接触130上的第一互联结构171，覆盖层140与堆叠层110位于第一半导体衬底100的同一表面上且具有基本相同的高度，覆盖层140与堆叠层110具有基本相同的高度，也就是说，第一接触130可以具有与存储单元串112基本相同的高度。该覆盖层140可以为介质材料，为形成存储器件时存储器件之外的其他区域的保护层，该第一互联结构172可以与存储单元互联结构114一同形成，因此，第一互联结构172可以与存储单元互联结构114具有相同的结构。

可以理解的是，以上的半导体器件可以是晶圆制造完成后的晶圆上的器件，也可以是与其他晶圆完成封装后的封装结构中的器件。

此外，在一些实施例中，上述的电容结构可以用于滤波电路中，该电容结构的第一和第二引出结构则直接用于电信号的接入。

在另一些实施例中，上述的电容结构用于其他衬底上的电路使用，例如用于存储器件的驱动电路的升压，则可以通过第一和第二引出结构与另一半导体衬底上的器件进行电连接。具体的，上述器件还可以进一步包括第二半导体衬底200，第二半导体衬底200上形成有mos器件210以及mos器件的互联结构220；该第一半导体衬底100的第一表面朝向第二半导体衬底200的mos器件的互联结构220，第一半导体衬底100与第二半导体衬底200固定在一起，具体的应用中，可以是通过封装技术将两衬底上相对应的互联结构固定在一起，且至少将存储单元互联结构114和第二引出结构在第一表面之上的结合面分别与所述mos器件的互联结构220电连接。对于第二单元互联结构152可以设置于第一半导体衬底的第二表面上，可以与第二半导体衬底200的mos器件的互联结构220电连接，由第二半导体衬底200的mos器件提供电信号，也可以通过其他的方式提供电信号，例如在应用中将其与地信号连接。

第一半导体衬底100与第二半导体衬底200通过封装技术连接，将电容结构形成在存储器件所在的衬底中，并通过引出结构与第二半导体衬底上的mos器件的互联结构电连接起来，这样，一方面利用第一半导体衬底形成了大容量的电容结构，另一方面，无需占用第二半导体衬底的面积，利用第一半导体衬底的存储器件之外的闲置区域，即可以实现用于第二半导体衬底中电路所需的电容结构的布局，减小外围电路所在衬底的有效面积，提高芯片的集成度。

根据不同的设计需要，第二半导体衬底上可以具有不同源漏工作电压以及器件类型，在3dnand存储器件的应用中，3dnand存储器件需要较高的驱动电压，其外围电路中通常包括高压mos器件和低压mos器件，也即hvmos和lvmos，器件类型可以为pmos和/或nmos。其中，高压mos器件是相对于标准mos器件的源漏工作电压而言，例如在0.18um的cmos器件工艺中，标准mos器件的源漏工作电压为1.8v，而高于该标准mos器件的工作电压的，则为高压mos器件。在3dnand的应用中，高压mos器件的源漏工作电压可以为高于20v，典型地可以为25v。

在具体的实施例中，mos器件210至少包括第二半导体衬底上的栅极、栅极侧壁的侧墙以及栅极两侧衬底中的源漏区，mos器件的互联结构包括一层或多次金属层以及连接金属层的过孔、衬垫等，互联结构可以设置于源漏区和/或栅极上。

以上对本申请实施例的半导体器件的结构进行了详细的描述，为了更好地理解本申请的技术方案和技术效果，以下将结合流程图和附图对具体的实施例进行详细的描述。

参考图4所示，在步骤s01，提供第一半导体衬底，参考图5所示。

在本申请实施例中，半导体衬底100可以为si衬底、ge衬底、sige衬底、soi(绝缘体上硅，silicononinsulator)或goi(绝缘体上锗，germaniumoninsulator)等。在其他实施例中，半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如gaas、inp或sic等，还可以为叠层结构，例如si/sige等，还可以其他外延结构，例如sgoi(绝缘体上锗硅)等。在本实施例中，该半导体衬底100可以为硅衬底。硅衬底的正面上可以已经集成有半导体器件。为了便于描述，将第一半导体衬底的正面记做第一表面，反面记做第二表面。

在本实施例中，第一半导体衬底100具有第一区域1001和第二区域1002，第一区域1001上已集成有存储器件，第二区域1002上可以已经覆盖有覆盖层140且第二区域1002上已经形成有第一引出结构172，该第一引出结构172可以与存储器件一同形成。为了便于理解本申请的技术方案，将以存储器件为该3dnand存储器件的实施例为例进行说明，本申请对形成存储器件的方法不做特别限定。

该实施例中，参考图5所示，存储器件包括第一表面上的栅极层与绝缘层交替层叠的堆叠层110、穿过堆叠层110的存储单元串112以及存储单元串112之上的介质层160、170中的存储单元互联结构114，存储单元串112包括穿过堆叠层110的沟道、沟道孔侧壁上依次形成的遂穿层、电荷存储层、阻挡层以及沟道层，还可以包括存储单元串112上介质层160、170中的存储单元互联结构114。而第一引出结构172包括所述第二区域1002的第一表面上覆盖层140中的第一接触130以及介质层160、170中第一接触130上的第一互联结构171，覆盖层140与堆叠层110具有基本相同的高度，第一互联结构171在形成存储单元互联结构114的同时形成。

具体的，首先，可以在第一区域1001的通过交替层叠牺牲层和绝缘层来形成堆叠层110，牺牲层和绝缘层具有不同的刻蚀选择性，牺牲层将会被去除并由栅极层替代，牺牲层例如可以为氮化硅，绝缘层例如可以为氧化硅，堆叠层中牺牲层和绝缘层的层数由垂直方向所需形成的存储单元的个数来确定，牺牲层和绝缘层的层数例如可以为32层、64层、128层等，该层数决定了垂直方向上存储单元的个数，因此，堆叠层的层数越多，越能提高集成度。

而后，可以通过刻蚀工艺，使得堆叠层110的端部为阶梯结构，阶梯结构用于后续形成栅极层上的接触，堆叠层的中央区域为存储区，用于形成存储器件。

在形成存储器件的过程中，首先，在堆叠层110中形成沟道孔，该沟道孔可以为堆叠层中的通孔，可以采用刻蚀技术，刻蚀堆叠层，直到暴露出衬底100表面，形成沟道孔。而后，可以通过选择性外延生长(selectiveepitaxialgrowth)，先在沟道孔底部原位生长出外延结构，该外延结构为选通管器件的沟道层。在该沟道孔下的衬底中，可以事先形成有掺杂区，作为选通管器件的有源区。而后，在沟道孔中形成存储单元串，具体地，现在沟道孔侧壁上形成存储功能层，存储功能层可以包括遂穿层、电荷存储层以及阻挡层，具体的可以为ono叠层，ono(oxide-ntride-oxide)即氧化物、氮化物和氧化物，该存储功能层可以为l型，暴露出选通管器件的沟道层。而后，沉积沟道层，沟道层可以为多晶硅，从而在存储功能层以及选通管器件的沟道层上形成存储器件的沟道层。最后，以绝缘材料填充沟道孔，绝缘材料例如为氧化硅。

而后，可以形成介质材料的覆盖层，覆盖层140覆盖堆叠层的阶梯结构以及第二区域的衬底表面，在该实施例中，形成的覆盖层140与堆叠层具有基本相同的高度。

之后，可以刻蚀堆叠层，形成栅线缝隙(gatelineseam)，通过栅线缝隙将堆叠层中的牺牲层去除，同时，进行栅极材料的填充，栅极材料例如可以为金属钨，在原牺牲层的区域形成栅极层，并填充栅线缝隙。这样，形成了栅极层与绝缘层交替层叠的堆叠层，该堆叠层中的栅极层作为存储单元串的每个存储单元的控制栅极以及选通管器件的控制栅极。

而后，通过刻蚀覆盖层并进行填充填充，在阶梯结构上形成栅极接触，同时，可以在第二区域1002的堆叠层中预先形成第一引出结构的第一接触130。之后，进一步形成存储单元串上形成介质层160、170中的存储单元互联结构114，在形成存储单元互联结构114的同时，一并形成第一接触130之上的第一互联结构171，这样，就在形成存储器件的同时形成了第一引出结构172，该第一引出结构172与存储器件互联结构114具有相同的结构，存储器件互联结构114和第一互联结构171可以包括一层或多层金属层、连接金属层的过孔以及衬垫等。

需要说明的是，在本申请中，基本相同是指在允许的制造误差范围内的相同。

在步骤s02，从所述第一半导体衬底100的背面进行减薄，参考图6所示。

第一半导体衬底100的背面是指与形成半导体器件的表面相对的表面，在上述形成存储器件的示例中，即为与形成存储器件的表面相对的表面。可以通过化学机械研磨的方法进行减薄，直到衬底达到所需的厚度，减薄之后，便于形成贯通该第一半导体衬底的电容结构。

在需要将第一半导体衬底与另一半导体衬底封装在一起时，可以采用晶圆级封装技术，先将该第一半导体衬底与另一半导体衬底进行封装，而后，再进行从第一半导体衬底100的背面进行减薄的工艺。

在本实施例中，在进行减薄之前，参考图6所示，还包括：提供第二半导体衬底200，所述第二半导体衬底200上形成有mos器件210以及mos器件的互联结构220；将所述第一半导体衬底100的第一表面朝向所述第二半导体衬底200的mos器件的互联结构220，将所述第一半导体衬底100与所述第二半导体衬底200固定，具体地，可以通过封装技术将两衬底上相对应的互联结构固定在一起，所述第一引出结构172和第存储单元互联结构114分别与所述mos器件的互联结构220电连接。

在第二半导体衬底上已经形成有mos器件210，mos器件210用于构成存储器件的外围电路，根据不同的设计需要，mos器件210可以具有不同源漏工作电压以及器件类型，在3dnand存储器件的应用中，3dnand存储器件需要较高的驱动电压，其外围电路中通常包括高压mos器件和低压mos器件，也即hvmos和lvmos，器件类型可以为pmos和/或nmos。

具体的应用中，mos器件210可以包括第二半导体衬底上的栅介质层、栅极、栅极侧壁的侧墙以及栅极两侧衬底中的源漏区，mos器件的互联结构包括一层或多次金属层以及连接金属层的过孔、衬垫等，互联结构可以设置于源漏区和/或栅极上。其中，栅介质层1例如可以为热氧化层或其他合适的介质材料，例如氧化硅或高k介质材料，高k介质栅材料例如铪基氧化物，hfo2、hfsio、hfsion、hftao、hftio等中的一种或其中几种的组合。栅极例如可以为多晶硅、非晶硅或金属电极材料或他们的组合，金属电极材料可以为tin、tial、al、tan、tac、w一种或多种组合。侧墙可以具有单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。源漏区具有第一掺杂类型，第一掺杂类型可以为n型或p型。第二半导体衬底上的mos器件可以采用任意的方法形成，本申请此并不做特别限定。

在将第一半导体衬底100与所述第二半导体衬底200固定时，可以采用晶圆级封装技术，例如金属键合或焊球连接等方式，将第一引出结构和存储器件互联结构分别与mos器件的互联结构进行固定并电连接。

在步骤s03，从所述背面形成贯通所述第一半导体衬底100的绝缘环102，所述绝缘环102内的第一半导体衬底100为第一极板，以及形成贯通所述第一极板的通孔120，所述通孔120的内壁上形成有介质层121以及填充所述通孔的导电层122，其中，所述第一极板由第一引出结构172电连接，所有导电层122由第二引出结构152电连接，电连接的所有导电层122为第二极板，参考图3所示。

在本实施例中，优选地，可以包括：从第一半导体衬底100的背面形成环形槽以及环形槽内的通孔；进行介质材料的填充，参考图7所示，以在所述环形槽内形成绝缘环102以及通孔120内壁上的介质层121；在通孔120中形成导电层122，参考图8所示。

首先，可以通过刻蚀技术，先从第一半导体衬底100的背面进行刻蚀，刻蚀技术例如可以为反应离子刻蚀的方法，直至刻通该第一半导体衬底100，刻蚀出封闭的环形槽以及通孔120，而后，进行绝缘材料的填充，绝缘材料例如可以为氧化硅、氮化硅或氮氧化硅中的一种或多种，从而形成绝缘环102，同时，在通孔120的内壁上形成介质层121，参考图7所示。这样，通过一次刻蚀和填充，就形成了绝缘环102以及通孔120侧壁上的介质层121，工艺实现的集成度高，降低制造成本。

具体应用中，可以根据需要来设置绝缘环102的形状，绝缘环102内为电容结构的区域，绝缘环102的形状则限定了电容结构所在区域的形状，绝缘环的形状例如可以为方形或圆形，方形包括正方形和长方形，在一个具体的实例中，绝缘环为方形。

绝缘环102内的第一半导体衬底100即为电容结构的第一极板，在第一极板中形成贯通第一极板的通孔120，该通孔120的内壁上形成有介质层121以及所述通孔中填充有导电层122。

通孔的数量、排布方式和形状可以根据需要来设定，在一些应用中，通孔为多个，通孔可以呈阵列排布，阵列排布方式可以是行、列基本对齐的排布方式，也可以是行或列交错的排布方式。通孔的形状可以为圆形、方形或其他形状，方形包括正方形和长方形。

介质层可以为单层或多层结构，介质层的材料例如可以为氧化硅或其他高k电介质材料中的一种或多种，在一个示例中，介质层的材料可以为氧化硅，厚度可以为100-200nm。

最后，进行通孔的填充，通孔中填充的为导电层122，参考图8所示，该导电层形成于介质层上，用于作为电容结构的另一极板，导电层的材料例如可以为掺杂的半导体材料或金属材料，例如掺杂的多晶硅或金属钨等，金属钨的导电层的侧壁上还可以形成有ti和tin的金属层。

需要说明的是，本申请对形成绝缘环和通孔的步骤的顺序不做特别限定，还可以先形成绝缘环而后在绝缘环中的衬底中形成通孔，也可以先形成通孔，而后形成包围通孔的绝缘环。

在具体的应用中，根据不同的需要，可以将第一引出结构172和第二引出结构152设置于第一半导体衬底100的同一侧或不同侧。

其中，第一极板通过第一引出结构172引出电连接，第一引出结构172用于第一极板的电引出，可以具有不同的结构，例如可以包括接触、一层或多层金属层、以及连接金属层的过孔，还可以进一步包括用于连接电信号的衬垫。在优选的实施例中，形成电连接所述第一极板的第一引出结构，包括：在所述第一极板上形成多个第一接触130，以及形成将所述第一接触130连接的第一互联结构132。可以通过刻蚀及接触、互联工艺来形成第一互联结构132，第一接触130的材料例如可以为金属钨，第一互联结构例如可以为铜互连工艺形成的铜互联层。在一个具体的示例中，这些第一接触均匀分布在绝缘环与通孔所在区域之间，可以是在绝缘环内侧的部分或四周都分布接触孔。通过均匀设置接触孔，可以提高第一极板的导电均匀性，提高电容结构的性能。

第二引出结构152将所有导电层122电连接且电引出，使得绝缘环102内的所有导电层122并联为一个极板，作为电容结构的第二极板，第二引出结构152可以具有不同的结构，例如可以包括接触、一层或多层金属层、以及连接金属层的过孔，还可以进一步包括用于连接电信号的衬垫。在优选的实施例中，形成电连接所有导电层的第二引出结构，包括：在各所述通孔的导电层122上形成第二接触142，以及形成将各所述第二接触142连接的第二互联结构151。可以通过刻蚀及接触、互联工艺来形成第二互联结构，第二接触的材料例如可以为金属钨，第二互联结构例如可以为铜互连工艺形成的铜互联层。这样，通过第二引出结构就将这些通孔的导电层连接为一个极板，作为电容结构的另一极板，记作第二极板，这样，就构成了第一极板、通孔内壁上介质层以及第二极板的电容结构。

在与立体的存储器件集成的实施例中，在形成3dnand存储器件的同时，已经预先集成有了第一引出结构172。而在形成绝缘环以及通孔之后，接着，可以在第一半导体衬底100的背面上形成介质层150中的第二引出结构，如图8所示，可以在各导电层122上形成第二接触142以及在第二接触142上形成第二互联结构151。

需要说明的是，在本申请中，对形成第一引出结构和第二引出结构的步骤的顺序并不做特别的限定，根据具体的需要，可以同时进行第一引出结构和第二引出结构的形成步骤，也可以通过多次工艺形成第一和第二引出结构，可以在形成存储器件的过程中或者形成存储器件之后通过一次或多次工艺形成，在每次工艺中可以仅进行第一引出结构和/或第二引出结构中的部分结构的形成。

至此，就完成了第一半导体衬底的加工，在第一半导体衬底的正面形成了存储器件以及电容结构，以及在第一半导体衬底的背面形成了电容结构。

在该优选实施例中，就将第一半导体衬底和第二半导体衬底通过封装技术固定在一起，将电容结构形成在存储器件所在的衬底中，并通过引出结构与第二半导体衬底上的mos器件的互联结构电连接起来，这样，一方面利用第一半导体衬底形成了大容量的电容结构，另一方面，无需占用第二半导体衬底的面积，利用第一半导体衬底的存储器件之外的闲置区域，即可以实现用于第二半导体衬底中电路所需的电容结构的布局，减小外围电路所在衬底的有效面积，提高芯片的集成度。

以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。