专利名称：用易处理的硬掩模制作沟槽式电容器的制作方法
众所周知，沟槽式电容器是一种用在集成电路(IC)，尤其是IC存储器件上的电容器类型。尽管各种特定类型会有所差异，但一般地，沟槽式电容器的特征在于在半导体衬底(晶片)上形成通常垂直于衬底主平面的深槽。通常，沟槽越深越窄就越好，因为这样可减小电容器所占据的主表面面积。减小电容器所占的平面面积可以使形成集成电路的电容器和其它器件在芯片上排布得更加紧密。集成电路的排布紧密化可以改善电路设计并提高电路性能。
形成沟槽式电容器和其它沟槽式器件一般都涉及选择蚀刻衬底由此在衬底上形成沟槽。控制沟槽附近的衬底组成和排布在沟槽的组成部件以形成所期望的电容器或其它沟槽式器件。例如，紧靠沟槽下面的衬底区域可以掺杂电荷载流子，可沿部分沟槽排布电介质材料，可用贮荷材料填充沟槽等。
在许多情况下，最好先在衬底表面上形成一些层再在表面上形成所期望的沟槽。例如，在形成沟槽之前，可先向衬底表面施加一层或多层“衬垫(pad)”电介质(氧化物和/或氮化物)层。在沟槽外面通常需要这些电介质层作为最终电路结构的一部分或作为整个电路制造工艺的一部分。
形成沟槽的一般方法已经公知。通常，在电介质层上用化学汽相淀积法淀积TEOS(原硅酸四乙基酯)硬掩模。在TEOS层上施加光致抗蚀层并制作与衬底上的所期望的沟槽位置相对应的图形。然后对带有已制作图形的光致抗蚀剂的衬底进行蚀刻，由此在衬底上形成沟槽。然后根据集成电路的类型、所期望的电路性能等对衬底继续进行加工。通常用这些沟槽来形成沟槽式电容器。
采用TEOS硬掩模的沟槽形成方法已被广泛应用。例如见美国专利No.5,656,535、5,348,905、5,362,663、5,618,751和5,657,092，在此其内容被引用作为参考。不幸的是，现有工艺还存在着问题，即在不对已存在的氧化物结构如衬垫氧化物产生有害影响的前提下难以在沟槽形成之后(埋入板形成之前)去除TEOS层。因此，TEOS层的去除必须延迟到制造工艺的下一步。在拖延过程中，就会对底层如衬垫氮化物层产生有害影响(如损害了其均匀性等)。
本发明提供一种用于半导体衬底的改进的沟槽形成方法，该方法可以避免与常规的TEOS硬掩模方法有关的问题。
本发明涉及一种在半导体衬底上形成沟槽的方法，该方法包括(a)提供半导体衬底；(b)在该衬底上施加硼硅(酸盐)玻璃(BSG)的共形层；(c)在BSG层上形成已制作图形的光致抗蚀层，暴露光致抗蚀层下面的部分底层；(d)穿过所述底层的暴露部分和光致抗蚀层和半导体衬底之间的所有其它各层进行各向异性蚀刻并进入半导体衬底，由此在半导体衬底上形成沟槽。
优选地，在施加BSG层之前在衬底表面上有一层或多层电介质层。在BSG层和光致抗蚀层之间可以把一层或多层化学阻挡层和/或有机抗反射涂层施加在BSG层上。步骤(d)可以包括分离的步骤，即在蚀刻BSG掩模的图形(掩模开孔蚀刻)之后再蚀刻至衬底(沟槽蚀刻)。
本发明尤其可用于在具有衬垫电介质层的硅衬底上形成深沟槽的情况。下面详细描述本发明的这些和其它方面。
图1是根据本发明实施方案的带有BSG硬掩模的硅衬底的示意剖面图。
图2是在图1所示的带有BSG硬掩模的硅衬底上施加了化学阻挡层和光致抗蚀层的示意剖面图。
图3是图2所示的施加了多个层的衬底在掩模开孔蚀刻后的示意剖面图。
图4是图3所示的施加了多个层的衬底在沟槽蚀刻后的示意剖面图。
图5是从图4所示的施加了多个层的衬底上去除剩余的BSG层后的示意剖面图。
本发明涉及一种在半导体衬底上形成沟槽的改进方法，该方法可以避免TEOS硬掩模工艺的缺点。如通常在形成沟槽式电容器时所做的那样，当在形成沟槽之前衬底上有施加的衬垫电介质层时，本发明的方法尤其有用。
优选地，本发明的方法包括(a)提供半导体衬底；(b)在该衬底上施加硼硅(酸盐)玻璃(BSG)的共形层；(c)在BSG层上形成已制作图形的光致抗蚀层，暴露光致抗蚀层下面的部分底层；(d)穿过底层的暴露部分和光致抗蚀层和半导体衬底之间的所有其它各层进行各自异性蚀刻并进入半导体衬底，由此在半导体衬底上形成沟槽。
除了这些基本步骤外，本发明的方法可以包括其它一些特征，如在衬底表面上提供电介质层，在BSG和光致抗蚀层之间使用化学阻挡层和/或抗反射涂层，以及在沟槽形成后去除BSG层。
图1～5示意性示出本发明一个实施方案的实例。图中所示的相对尺寸并未严格按符合比例示出。为了简单，只图示了一个沟槽的形成。本发明的方法更多地用于在给定衬底上形成多个沟槽的情况。
如图1所示，在初始衬底1上有衬垫氧化物电介质10和衬垫氮化物电介质20。在衬垫电介质层上施加BSG层。图2中，层50代表施加的化学阻挡层或抗反射涂层，层60代表制作了图形的光致抗蚀层，在30处暴露出下面的层。图3示出沟槽蚀刻步骤(d)的中间步骤，此时BSG硬掩模的蚀刻(掩模开孔蚀刻)已结束。通常，在此时光致抗蚀层60的至少一部分(如果不是全部的话)已经被去除。在光致抗蚀剂没有完全去除的地方，最好在沟槽蚀刻前剥除。可以通过用本领域公知技术的干法或湿法蚀刻去除剩余的光致抗蚀剂(以及有机副产物和有机抗反射涂层，如果它们存在的话)。光致抗蚀剂一般与进行沟槽蚀刻的化学物质不反应。图4示出沟槽蚀刻步骤(d)完成后的情形。此时往往会导致BSG层40的部分腐蚀。最后，图5示出去除BSG层后剩余的结构。其优势是通常可以保持电介质层20的平整度。
本发明所采用的半导体衬底可以是任一常规半导体衬底，优选地是晶片的形式，半导体衬底优选为单晶状态。硅是优选的半导体材料。也可以采用有掺杂的半导体衬底作为起始衬底，这取决于整个的集成电路设计和用途。
尽管本发明并不必须形成衬垫电介质层，但通常地，在制造工艺中常常向衬底上形成沟槽的部位施加这种衬垫电介质层。如果需要衬垫电介质层，它们可以采用任一常规方法形成。衬垫电介质层最好用化学汽相淀积法来形成。优选地，衬底配备有至少两层电介质层，最靠近衬底的那层电介质层优选为氧化物(如氧化硅)。优选地，至少有一层电介质层是氮化物，如氮化硅，氮氧化硅等。优选地，衬垫电介质层是共形层且施加在衬底上后基本上是平整的。如果使用氧化物电介质层，其厚度优选为5～15nm，更优选为10nm。如果使用了氮化物电介质层，其厚度优选为150～300nm，更优选为200～250nm。
可用任一常规方法形成BSG层。优选地，通过采用本领域公知技术(如美国专利No.3,751,314、5,584,941和5,677,225，其公开内容在此引作参考)的化学汽相淀积法形成BSG层。在步骤(b)施加的BSG层厚度为约500～1000nm，更优选地为600～700nm。BSG层的硼含量(测量B2O3)至少为约5wt％(wt％，重量百分数)，更优选地为约5.5～5.6wt％。一般地，最好要避免过多的硼，即，优选地，硼含量不超过在形成沟槽后选择去除(相对于氧化物、氮化物和硅而言)BSG层时所需的含量。
本发明的方法并不严格要求使用化学阻挡层或抗反射涂层，但是，在多数情况下，优选地采用一层或多层化学阻挡层和/或抗反射涂层。
化学阻挡层的作用在于防止BSG层中的硼与随后淀积的光致抗蚀层发生不期望的反应，是否需要化学阻挡层可能取决于所用的光致抗蚀剂成分、BSG层的硼含量等。如果采用，优选的化学阻挡层是非晶态α-硅。这种非晶态硅可以通过采用本领域公知技术的溅射或化学汽相淀积法形成。优选地，采用溅射。非晶态硅施加的厚度优选为约5～20nm，更优选地为约10nm。
有机抗反射涂层可以单独采用，也可以结合分离的化学阻挡层一起采用。在某些情况下，抗反射涂层可以提供足够的化学阻挡作用从而避免采用分离的化学阻挡层(如非晶态α-硅)。如果采用抗反射涂层，优选地将其施加在紧靠光致抗蚀层的下面。如果化学阻挡层和抗反射涂层都被采用，优选地，抗反射涂层位于化学阻挡层和光致抗蚀层之间。优选地，抗反射涂层材料包括聚(芳基醚)聚合物。优选地，用常规的旋涂工艺施加抗反射涂层。
可用任一常规方法形成制作了图形的光致抗致层。一般地，光致抗蚀层施加在衬底的最上层。然后把带有图形的光致抗蚀层暴露在合适的射线波长下，使光致抗蚀层的暴露部分产生一种或几种性能(通常是相对溶解度)的变化。然后显影(如，用溶剂处理)带有图形的暴露过的光致抗蚀剂以显示出光致抗蚀层下面层的暴露位置(如图2中的30)的期望图形，该图形与所期望的沟槽位置对应。
然后对带有制作了图形的光致抗蚀层的衬底进行各向异性蚀刻，选择性地去除直接位于光致抗蚀图形暴露位置之下的各层的相应部分，包括半导体衬底的一部分，由此形成所期望的沟槽。这种蚀刻可用任一常规的各向异性蚀刻方法，如反应离子蚀刻或其它干蚀刻方法进行。优选地，蚀刻涉及一种或几种卤化物的使用。在蚀刻穿透不同层时，蚀刻步骤涉及采用不同蚀刻条件和方法的组合。优选地，蚀刻包括(1)掩模开孔蚀刻，其中把光致抗蚀层的图形转移到BSG掩模上(如图3所示)；(2)剥除所有在衬底上剩余的光致抗蚀剂；以及(3)半导衬底上的沟槽蚀刻。通常，在沟槽蚀刻步骤中可以去除BSG层自身的一部分。当半导体衬底上形成的沟槽深度至少为3μm，更优选地为约4～10μm时，优选地进行蚀刻步骤(4)。在一些情况，还可能有对留在沟槽内的去除残渣进行蚀后清洗的步骤。
一旦蚀刻结束，可以去除剩余的BSG层。优选地，在对衬底进行继续加工之前去除BSG层。优选地，通过含HF的汽相与BSG层接触选择性地去除BSG层。或者，也可以使用氢氟酸和硫酸相结合的液体蚀刻方法。美国专利5,658,417中公开了合适的HF处理的例子，其内容在此引作参考。有利的是，可以用相对于硅衬底和衬垫电介质层非常高的选择方式去除BSG层。通常，BSG去除后会留下基本平整的电介质(氮化物)表面。
然后可以用已知的制造方法对形成了沟槽的衬底处理，制造组成所期望的集成电路构造的沟槽式部件和其它器件。
权利要求
1．一种在半导体衬底上形成沟槽的方法，该方法包括(a)提供半导体材料衬底；(b)在该衬底上施加硼硅(酸盐)玻璃(BSG)的共形层；(c)在BSG层上形成已制作图形的光致抗蚀层，暴露光致抗蚀层下面的部分底层；(d)穿透所述底层的暴露部分和所述光致抗蚀层与半导体衬底之间的所有其它各层进行各向异性蚀刻并进入半导体衬底，由此在半导体衬底上形成沟槽。
2．如权利要求1所述的方法，其中在步骤(b)之前先在所述衬底上形成一层或多层共形的电介质层，并在步骤(b)中把所述BSG层施加到所述电介质层上。
3．如权利要求1所述的方法，其中所述电介质层中的至少一层包含氮化物。
4．如权利要求2所述的方法，其中在步骤(c)之前先在所述BSG层上施加共形的有机抗反射涂层，由此所述抗反射涂层位于所述BSG层和在步骤(c)中形成的制作了图形的光致抗蚀层之间。
5．如权利要求4所述的方法，其中所述蚀刻步骤包括穿透所述抗反射涂层、所述BSG层和所述电介质层的腐蚀。
6．如权利要求1所述的方法，其中用反应离子蚀刻法进行所述蚀刻。
7．如权利要求1所述的方法，其中用化学汽相淀积法形成所述BSG层。
8．如权利要求1所述的方法，其中步骤(b)中施加的BSG层厚度为约500～1000nm。
9．如权利要求8所述的方法，其中步骤(b)中施加的BSG层厚度为约600～700nm。
10．如权利要求2所述的方法，其中在步骤(b)之前先在所述衬底上形成两层电介质层，所述两层电介质层包括最靠近所述衬底的氧化硅层和施加在所述氧化硅层上的氮化物层。
11．如权利要求10所述的方法，其中所述氧化硅电介质层的厚度为约0.5～1.5nm。
12．如权利要求10所述的方法，其中所述氮化物层的厚度为约150～300nm。
13．如权利要求1所述的方法，其中所述半导体材料从包括硅和掺杂硅的组中选择。
14．如权利要求1所述的方法，其中在步骤(d)后从所述衬底上去除所述BSG层。
15．如权利要求14所述的方法，其中所述去除包括用含HF的汽相接触所述BSG层。
16．如权利要求1所述的方法，其中在步骤(c)之前先在所述BSG层上施加化学阻挡层，使得所述化学阻挡层位于所述BSG层和所述光致抗蚀层之间并防止所述BSG的硼向所述光致抗蚀层迁移。
17．如权利要求16所述的方法，其中所述化学阻挡层是溅射的硅。
18．如权利要求1所述的方法，其中在步骤(d)中形成的所述沟槽在所述衬底上的深度为至少约3μm。
19．如权利要求18所述的方法，其中所述深度为约4～10μm。
20．如权利要求4所述的方法，其中所述抗反射涂层包括聚(芳基醚)聚合物。
21．如权利要求1所述的方法，其中所述BSG层的硼含量至少为约5wt％。
22．如权利要求1所述的方法，其中步骤(d)包括蚀刻BSG层，由此把光致抗蚀层的图形转移到BSG层上；剥除衬底上剩余的所有光致抗蚀剂；以及在半导体衬底上蚀刻所述沟槽。
全文摘要
一种用BSG在半导体衬底上形成沟槽的改进方法,包括:(a)提供半导体衬底;(b)在该衬底上施加硼硅(酸盐)玻璃(BSG)的共形层;(c)在BSG层上形成已制作图形的光致抗蚀层,暴露光致抗蚀层下面的部分底层;(d)穿透所述底层的暴露部分和光致抗蚀层与半导体衬底之间的所有其它各层进行各向异性蚀刻并进入半导体衬底,由此在半导体衬底上形成沟槽。
文档编号H01L21/8242GK1230018SQ99101258
公开日1999年9月29日 申请日期1999年1月26日 优先权日1998年1月27日
发明者马西斯·伊尔格, 理查德·L·克莱纳, 滩原壮一, 罗纳德·W·努内兹, 克劳斯·彭纳, 克劳斯·罗特纳, 拉西卡·斯里尼瓦桑, 杉本茂树 申请人:国际商业机器公司, 西门子公司, 株式会社东芝