需要进行设定。为 避免在后续的SPT工艺中对主侧壁204进行部分或全部去除时对栅极201造成不当的损 害，优选为部分去除栅极硬掩膜202。
[0079] 步骤A4 :去除所述掩膜层207,如图2D所示。
[0080] 其中，去除掩膜层207的方法，可以为灰化法或剥离法等各种方法，此处并不进行 限制。
[0081] 步骤A5 :进行应力临近技术（SPT)，部分或全部去除所述主侧壁204。
[0082] 其中，图2E示出了在应力临近技术处理后，全部去除了主侧壁204的情形。
[0083] 其中，在本实施例中，进行SPT所采用的刻蚀工艺可以为湿法刻蚀，也可以为干法 刻蚀。湿法刻蚀采用的刻蚀液可以为磷酸（H3PO4)或其他合适的刻蚀液，干法刻蚀可以采用 氟离子或其他气体作为刻蚀气体。
[0084] 由于在步骤A3中，通过刻蚀工艺部分或全部去除了栅极硬掩膜202 (某些情况下， 部分去除了主侧壁204)，因此，可以缩短刻蚀工艺的时间以避免对锗硅层205以及金属硅 化物206造成破坏。也就是说，在SPT处理中，可以很容易地实现对主侧壁204的部分或全 部刻蚀去除以及对剩余的栅极硬掩膜202 (如果经过步骤A3有剩余的话）的去除，而不对 锗硅层205及金属硅化物206造成损害。如图2E所示，经过步骤A5,主侧壁204被完全去 除，但锗硅层205及金属硅化物206并未遭受损害。
[0085] 由此可见，本实施例通过在进行应力临近技术之前增加一次掩膜工艺(包括步骤 A2、A3和A4)对栅极硬掩膜202进行部分或全部去除，保证了在进行应力临近技术之后栅 极硬掩膜202已经被完全去除而金属硅化物206以及锗硅层205不会遭受SPT工艺的破坏 (即，可以很好地控制在SPT处理中完全去除栅极硬掩膜与避免对锗硅层及金属硅化物造成 破坏之间的工艺余量)，因而可以提高制得的半导体器件的性能和良率。
[0086] 在本实施例中，进行SPT时，可以部分或全部去除主侧壁204。部分去除主侧壁，是 指在厚度上去除一定厚度的主侧壁204使其变薄，例如，当主侧壁包括第一主侧壁2041和 第二主侧壁2042时，仅去除第二主侧壁2042而保留第一主侧壁2041。其中，全部去除主侧 壁204有利于提高应力临近技术的效果，提高对器件(主要指NM0S)的沟道施加的应力。在 采用高k金属栅极技术时，部分去除主侧壁204,则有利于保护高k介电层，提高半导体器件 的良率。当然，当采用普通栅极技术时，部分去除主侧壁204也可以起到保护栅极的作用。
[0087] 由于在步骤A3中，通过刻蚀工艺部分或全部去除了栅极硬掩膜202 (某些情况 下，部分去除了主侧壁204)，因此，在步骤A5的SPT处理中，相对于现有技术，可以减少一 定的工艺时间。一般而言，当采用湿法刻蚀进行SPT时，工艺时间可以减小到现有技术的 15%-60% ;当采用干法刻蚀进行SPT时，工艺时间可以减小到现有技术的25%-80%。具体的 时间减小程度，取决于步骤A3中对栅极硬掩膜202以及主侧壁204的具体去除情况以及与 工艺时间相关的其他因素。
[0088] 此外，在步骤A5之后，还可以包括步骤A6 :在半导体衬底200上依次形成接触孔 刻蚀阻挡层（CESL)以及层间介电层（ILD)，并通过化学机械抛光（CMP)去除所述层间介电 层以及所述接触孔刻蚀阻挡层高于所述栅极201的部分。
[0089] 由于在步骤A5结束的时候，栅极硬掩膜202已经完全被去除，因此不会对形成ILD 时的间隙填充造成影响；并且，不需要在CMP工艺中进行过度抛光，因此不会造成栅极201 高度的减小。即，本实施例中，最终的栅极的高度比现有技术中的高。
[0090] 本发明实施例的半导体器件的制造方法，通过在进行应力临近技术之前增加一次 掩膜工艺从而对栅极硬掩膜进行部分或全部去除，保证了应力临近技术之后栅极硬掩膜被 完全去除而金属硅化物以及锗硅层不会受到破坏，提高了半导体器件的性能和良率。
[0091] 参照图3,其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的 流程图，用于简要示出整个制造工艺的流程。
[0092] 步骤SlOl:提供半导体衬底，在所述半导体衬底上形成NMOS和PMOS的栅极、栅极 硬掩膜和间隙壁，并形成位于所述PMOS的栅极两侧的锗硅层、位于所述间隙壁两侧的主侧 壁以及位于所述NMOS和所述PMOS的源极与漏极区域的金属硅化物；
[0093] 步骤S102:在所述半导体衬底上形成具有开口的掩膜层，其中，所述开口暴露出 所述栅极硬掩膜；
[0094] 步骤S103 :通过刻蚀工艺部分或全部去除所述栅极硬掩膜；
[0095] 步骤S104:去除所述掩膜层；
[0096] 步骤S105 :进行应力临近技术，部分或全部去除所述主侧壁。
[0097] 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的 变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。
【主权项】
1. 一种半导体器件的制造方法，其特征在于，所述方法包括： 步骤SlOl :提供半导体衬底，在所述半导体衬底上形成NMOS和PMOS的栅极、栅极硬掩 膜和间隙壁，并形成位于所述PMOS的栅极两侧的锗硅层、位于所述间隙壁两侧的主侧壁以 及位于所述NMOS和所述PMOS的源极与漏极区域的金属硅化物； 步骤S102 :在所述半导体衬底上形成具有开口的掩膜层，其中，所述开口暴露出所述 栅极硬掩膜； 步骤S103 :通过刻蚀工艺部分或全部去除所述栅极硬掩膜； 步骤S104:去除所述掩膜层； 步骤S105 :进行应力临近技术，部分或全部去除所述主侧壁。
2. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述 掩膜层为光刻胶或者由光刻胶与位于其下的底部抗反射层组成的复合层结构。
3. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，所述 掩膜层的厚度为丨200-2500A。
4. 如权利要求1所述的半导体器件的制造方法，其特征在于， 在所述步骤S102中，所述开口还暴露出所述主侧壁的顶端部分；并且，在所述步骤 S103中，所述刻蚀工艺还同时部分去除所述主侧壁。
5. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，所述 应力临近技术采用湿法刻蚀或干法刻蚀。
6. 如权利要求5所述的半导体器件的制造方法，其特征在于，所述湿法刻蚀采用的刻 蚀液为H3PO4。
7. 如权利要求1所述的半导体器件的制造方法，其特征在于， 在所述步骤S103中，所述刻蚀工艺为部分去除所述栅极硬掩膜；并且，在所述步骤 S105中，在部分或全部去除所述主侧壁的同时，还去除所述栅极硬掩膜的剩余部分。
8. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105中，所述 锗硅层与所述金属硅化物未受到损害。
9. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤SlOl中，还形 成所述NMOS与所述PMOS的源极和漏极，并且所述步骤SlOl包括如下步骤： 步骤SlOll :提供半导体衬底，在所述半导体衬底上形成NMOS和PMOS的栅极、位于所 述栅极之上的栅极硬掩膜以及位于所述栅极两侧的间隙壁； 步骤S1012 :在所述半导体衬底位于所述PMOS的栅极两侧的部分之中形成锗硅层； 步骤S1013 :在所述间隙壁的两侧形成主侧壁，并在所述半导体衬底上形成所述NMOS 和所述PMOS的源极与漏极； 步骤S1014 :在所述NMOS和所述PMOS的源极与漏极之上形成金属硅化物。
10. 如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105之后还 包括步骤S106 : 在所述半导体衬底上依次形成接触孔刻蚀阻挡层和层间介电层，通过化学机械抛光去 除所述层间介电层与所述接触孔刻蚀阻挡层高于所述栅极的部分。
【专利摘要】本发明提供一种半导体器件的制造方法，涉及半导体技术领域。该方法包括：S101：提供半导体衬底，在半导体衬底上形成NMOS和PMOS的栅极、栅极硬掩膜和间隙壁，并形成位于PMOS的栅极两侧的锗硅层、位于间隙壁两侧的主侧壁以及位于NMOS和PMOS的源极与漏极区域的金属硅化物；S102：在半导体衬底上形成具有开口的掩膜层，该开口暴露出栅极硬掩膜；S103：通过刻蚀工艺部分或全部去除栅极硬掩膜；S104：去除掩膜层；S105：进行应力临近技术，部分或全部去除主侧壁。该方法通过在进行应力临近技术之前增加一次掩膜工艺从而对栅极硬掩膜进行部分或全部去除，保证了在应力临近技术之后栅极硬掩膜完全被去除而金属硅化物以及锗硅层不受到破坏，提高了器件的性能和良率。
【IPC分类】H01L21-28, H01L21-8234
【公开号】CN104716096
【申请号】CN201310683483
【发明人】韦庆松, 于书坤
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年6月17日
【申请日】2013年12月12日