半导体装置的制造方法以及该半导体装置的制造方法
【技术领域】
[0001]本发明涉及半导体装置的制造方法以及该半导体装置，特别地，能够适合用于具有电荷积蓄膜的非易失性存储器。
【背景技术】
[0002]在逻辑电路、存储器电路、模拟电路等中混装有非易失性存储器的半导体集成电路(LS1:Large Scale Integrated circuit:大规模集成电路)正在普及。在非易失性存储器中有利用在栅极绝缘膜具备电荷积蓄膜的场效应晶体管(FET:FieId EffectTransistor)的非易失性存储器。在电荷积蓄膜中存在陷讲能级，通过载流子被该陷讲能级捕获(积蓄)，从而FET的阈值电压发生变化，利用这样的现象来存储信息。即使向电路的电源供给被停止，被陷阱能级捕获的载流子也会被保持，因此，作为非易失性存储器来发挥作用。作为电荷积蓄膜，多使用氮化硅(Si3N4)膜，由在栅极电极与沟道之间被势皇膜夹持的3层构造形成。作为势皇膜，多使用氧化娃(S12)膜，上述3层构造的膜被称为ONO (Oxide/Nitride/Oxide)膜。这样的 FET 由于其构造而被称为 M0N0S(Metal/0xide/Nitride/0xide/Semiconductor)型 FET0
[0003]在专利文献I中，公开了将M0N0S型FET与构成周围电路等的通常的MOSFET(Metal Oxide Semiconductor Field Effect Transistor)形成在同一半导体衬底上的技术。
[0004]在专利文献2中，公开了在利用STI (Shallow Trench Isolat1n:浅沟槽隔离)技术来形成MOSFET的情况下抑制在MOSFET的沟道区域内的阈值电压的变动的技术。
[0005]现有技术文献专利文献
专利文献1:日本特开2012 - 216857号公报；
专利文献2:日本特开平11 - 87697号公报。
[0006]发明要解决的课题
本发明者对专利文献I和2进行研宄的结果是，知晓存在以下那样的新的课题。
[0007]构成非易失性存储器的M0N0S型FET形成在被STI包围的区域，栅极电极在沟道宽度方向上从一个STI横跨另一个STI而形成，夹着上述栅极电极形成源极区域和漏极区±或。因此，在沟道长度方向上，存在与STI的侧壁分开的内侧的电流沟道和在侧壁附近沿着该侧壁的两侧的电流沟道。发明者们通过研宄发现，在STI的侧壁附近杂质浓度变得不均匀或者产生电场的混乱，因此，有可能示出支配两侧的电流沟道的阈值电压与支配内侧的电流沟道的阈值电压在实际效果上不同的所谓Kink (翘曲)特性。在非易失性存储器中，因为通过M0N0S型FET的阈值电压的变化来存储信息，所以当具有Kink特性时有可能缩小写入裕度。
[0008]如果应用专利文献2中公开的技术，则如该文献的第0034段落所记载的那样认为不仅是通常的M0SFET、对于M0N0S型FET也同样地能够抑制在沟道区域内的阈值电压的变动。可是，在构成非易失性存储器的MONOS型FET中，针对阈值电压的变动被要求的抑制的水平比通常的MOSFET显著地高。在构成非易失性存储器的MONOS型FET中，如上所述，通过载流子被电荷积蓄膜的陷阱能级捕获(积蓄)，从而阈值电压发生变化，利用这样的现象来存储信息。因此，这是因为阈值电压的变动直接对写入裕度造成影响。
[0009]根据专利文献2中公开的技术，利用0°离子注入来控制沟道区域的杂质浓度。即，被注入到元件形成区域的中央部的杂质离子发生沟道作用(channeling)而到达衬底的纵深处，但是，被注入到STI的侧壁附近的杂质离子未发生沟道作用而停留在衬底的上表面附近(第0029段落)。在此，沟道作用是来自硅的晶面的表面的法线方向的离子注入并且是如下现象:由于构成晶体的原子相对于所注入的杂质离子的侵入方向呈纵队排列，所以为了将杂质离子和原子的冲突抑制到最小限度，杂质离子到达晶体的纵深处。为了利用该现象，上述0°离子注入需要相对于半导体衬底的晶面以准确地为0°的倾斜度来进行。在STI的侧壁附近，硅原子的排列混乱，此外，STI的侧壁相对于衬底倾斜地形成，因此，被注入到STI的侧壁附近的杂质离子不发生沟道作用而在比较浅的区域停止，利用这一现象，使STI的侧壁附近的浅的部分的杂质浓度上升。此时，精度良好地控制离子注入的角度、在STI的侧壁附近的硅原子的排列的混乱、以及STI的侧壁的形成角度在实际应用方面是极其困难的。虽然如该文献的第0034段落所记载的那样，认为能够取得抑制在沟道端的漏电流的程度的效果，但是，为了在非易失性存储器中抑制写入裕度的降低，则是不充分的。
[0010]这样的课题不限于上述MONOS型FET，能在对阈值电压的变动敏感的电路中使用的所有FET中共同地产生。例如，在被要求线性性的模拟电路中使用的FET中也是同样的。
【发明内容】
[0011]本发明的目的在于，提供一种能够高精度地抑制在元件分离中利用STI而形成的FET的沟道区域内的阈值电压的变动、控制性良好的半导体装置的制造方法。
[0012]以下对用于解决这样的课题的方案进行说明，根据本说明书的记述和附图，其它课题和新的特征变得清楚。
[0013]用于解决课题的方案根据一个实施方式，如下所述。
[0014]S卩，一种半导体装置的制造方法，其中，包括:将STI的绝缘层形成得比半导体衬底的半导体层的表面高的工序；从与通过STI而被元件分离的FET的沟道长度方向大致正交且自半导体衬底的表面的法线方向倾斜规定的第一角度的方向对杂质进行离子注入的工序；以及从与所述沟道长度方向大致正交且自所述半导体衬底的表面的法线倾斜与所述第一角度相反的规定的第二角度的方向对杂质进行离子注入的工序。
[0015]发明效果
对通过上述一个实施方式而得到的效果简单地说明如下。
[0016]S卩，能够调整对与STI的侧壁分开的内侧的电流沟道和在侧壁附近沿着该侧壁的两侧的电流沟道的每一个的杂质的注入量，能够抑制FET的Kink特性的产生。由于能够根据STI的侧壁的高度和离子注入的角度来规定使剂量降低的区域的大小，所以，能够提供控制性良好的制造方法。此外，特别是通过应用于非易失性存储器用MONOS型FET，从而能够抑制非易失性存储器的写入裕度的降低。
【附图说明】
[0017]图1是实施方式I的制造方法的中途(N型阱11、P型阱12?14、P型沟道16、高耐压(HV) MOSFET用LDD19_1形成工序之后)的半导体装置I的示意性剖面图。
[0018]图2是实施方式I的制造方法的中途(栅极绝缘膜24?26形成工序之后)的半导体装置I的示意性剖面图。
[0019]图3是实施方式I的制造方法的中途(第一栅极电极膜31的成膜工序之后)的半导体装置I的示意性剖面图。
[0020]图4是实施方式I的制造方法的中途(CMP (Chemical Mechanical PolishJt学机械抛光)阻挡膜(stopper film) 29形成工序和用于形成元件分离区域30的光刻(lithography)工序之后)的半导体装置I的示意性剖面图。
[0021]图5是实施方式I的制造方法的中途(元件分离区域30形成工序之后)的半导体装置I的示意性剖面图。
[0022]图6是实施方式I的制造方法的中途(第二栅极电极膜32的成膜工序之后)的半导体装置I的示意性剖面图。
[0023]图7是实施方式I的制造方法的中途(防氧化膜34的成膜工序之后)的半导体装置I的示意性剖面图。
[0024]图8是实施方式I的制造方法的中途(对非易失性存储器区域进行开口的光刻工序之后)的半导体装置I的示意性剖面图。
[0025]图9是实施方式I的制造方法的中途(M0N0S型FET54用阱15形成工序之后)的半导体装置I的示意性剖面图。
[0026]图10是实施方式I的制造方法的中途(用于形成MONOS型FET54用沟道17的沟道离子注入工序之后)的半导体装置I的示意性剖面图。
[0027]图11是实施方式I的制造方法的中途(对MONOS型FET54用的电荷积蓄3层膜20(势皇膜21/电荷积蓄膜22/势皇膜23)进行成膜的工序之后)的半导体装置I的示意性剖面图。
[0028]图12是实施方式I的制造方法的中途(第三栅极电极膜33的成膜工序之后)的半导体装置I的示意性剖面图。
[0029]图13是实施方式I的制造方法的中途(氧化硅膜35的成膜工序之后)的半导体装置I的示意性剖面图。
[0030]图14是实施方式I的制造方法的中途(用于对MONOS型FET54用的栅极电极64进行构图的光刻工序之后)的半导体装置I的示意性剖面图。
[0031]图15是实施方式I的制造方法的中途(用于对MONOS型FET54用的栅极电极64进行构图的第三栅极电极层33的蚀刻工序之后)的半导体装置I的示意性剖面图。
[0032]图16是实施方式I的制造方法的中途(用于对MONOS型FET54用的栅极电极64进行构图的电荷积蓄3层膜20和防氧化膜34的蚀刻工序之后)的半导体装置I的示意性剖面图。
[0033]图17是实施方式I的制造方法的中途(M0N0S型FET54用的低浓度扩散层19_4形成工序之后)的半导体装置I的示意性剖面图。
[0034]图18是实施方式I的制造方法的中途(用于对MOSFET用的栅极电极61?63进行构图的光刻工序之后)的半导体装置I的示意性剖面图。
[0035]图19是实施方式I的制造方法的中途(形成MOSFET用的栅极电极61?63的蚀刻工序和低浓度扩散层19_1?19_3形成工序之后)的半导体装置I的示意性剖面图。
[0036]图20是实施方式I的制造方法的中途(栅极侧壁绝缘膜(侧壁)65_1?65_4形成工序和源极/漏极区域18_1?18_4形成工序之后)的半导体装置I的示意性剖面图。
[0037]图21是从上表面观察MONOS型FET54的示意性布局模式图。
[0038]图22是用于说明MONOS型FET54的沟道离子注入工序的半导体装置I的示意性剖面图(图21的X-X剖面)。
[0039]图23是用于说明对MONOS型FET54的沟道区域进行的来自一方的倾斜离子注入工序的半导体装置I的示意性剖面图(图21的X - X剖面)。
[0040]图24是用于说明对MONOS型FET54的沟道区域进行的来自另一方的倾斜离子注入工序的半导体装置I的示意性剖面图(图21的X - X剖面)。
[0041 ] 图25是表示具有Kink特性的MONOS型FET54的电特性的说明图。
[0042]图26是表示MONOS型FET54的正常的电特性的说明图。
[0043]图27是示出制造方法的中途(用于对MOSFET用的栅极电极61?63进行构图的光刻工序之后)的MONOS型FET54的多个栅极电极的构造的半导体装置I的示意性剖面图。
[0044]图28是示出关于MONOS型FET54的栅极电极的间隔/宽度(Space/Line)比与栅极电极上的抗蚀剂膜厚的关系的实验结果的图表。
[0045]图29是示出关于MONOS型FET54的栅极电极的高度/宽度(Height/Line)比与栅极电极上的抗蚀剂膜厚的关系的实验结果的图表。
[0046]图30是示出关于MONOS型FET54的栅极电极的间隔/