具有硅通孔的半导体结构及其制作方法和测试方法
【技术领域】
[0001]本发明是关于一具有硅通孔的半导体结构以及其制作和测试方法，尤其是关于正反面都有测试垫的具有硅通孔的半导体结构及其制作和测试方法。
【背景技术】
[0002]在电子产品的微小化要求下，用以保护半导体芯片并提供外部电路连接的芯片封装构造需要符合轻薄短小的发展趋势。在芯片封装构造中，芯片与基板之间的电连接方式通常采用打线方式，芯片封装构造则通过焊球和焊线作为对外接合的媒介。然而，焊线具有一定的打线弧高而使得密封焊线的封胶体需具有较厚的厚度，而难以降低整体的封装厚度与封装尺寸。
[0003]因此,业界已发展出另一种多芯片堆叠封装的技术，即娃通孔(Through SiliconVia, TSV)，硅通孔是芯片与芯片间互连的新技术，与以往传统的芯片封装堆叠技术不同之处是它可以提供三维的垂直导通路径，使导线连接长度缩短到等于芯片厚度，并可增加芯片的堆叠密度，以提升产品的信号与电力的传输速度，而垂直导线连接方式可减低寄生效应而降低功率消耗。
[0004]然而在完成封装构造之前及/或之后，必须进行测试以确认硅通孔是否有缺陷以及是否正确安装，以保证封装构造可以正常运作。
【发明内容】
[0005]为解决上述问题，本发明提出一种新颖的具有硅通孔的半导体结构及其制作方法和测试方法。
[0006]本发明的一种具有娃通孔的半导体结构包含:一基底而此基底具有一正面和一背面；一多层介电层具有一内部电路，内部电路是设置于基底的正面；另外，至少一硅通孔贯穿基底；一第一焊垫设置于介电层之一表面上并且第一焊垫和内部电路电连结；一第一测试垫设置于介电层的表面上并且和第一焊垫电连结；一第二焊垫设置于基底的背面并且和硅通孔电连结；再者一第二测试垫设置于基底的背面并且和第二焊垫电连结。
[0007]本发明其次提出一种具有硅通孔的半导体结构的制作方法。首先提供一基底包含一正面和一背面，接着于基底的正面形成多层介电层，前述多层介电层包含一内部电路，然后不限顺序进行以下步骤:形成第一测试垫设置于介电层之一表面上，并且第一测试垫和内部电路电连结，另外，形成一第二测试垫设置于基底的背面并且第二测试垫和硅通孔电连结，再者形成至少一硅通孔贯穿基底，另外，测试第一测试垫和测试第二测试垫以判断硅通孔是否功能正常或是否通过可靠度测试。
[0008]本发明又提出一种具有硅通孔的半导体结构的测试方法，包含首先提供一种具有硅通孔的半导体结构。具有硅通孔的半导体结构包含:一基底，前述基底包含一正面和一背面；一多层介电层是设置于基底的正面，而此多层介电层包含一内部电路；至少一娃通孔贯穿基底；一第一测试垫设置于介电层之一表面上并且第一测试垫和内部电路电连结；一第二测试垫设置于基底的背面并且第二测试垫和硅通孔电连结。此测试方法还包含:测试第一测试垫，之后再测试第二测试垫；或者先测试第二测试垫再测试第一测试垫；又，或者同时测试第一测试垫和第二测试垫。
[0009]为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图，作详细说明如下。
【附图说明】
[0010]图1至图2为根据本发明的第一优选实施例所绘示的具有硅通孔的半导体结构的制作工艺示意图。
[0011]图3为根据本发明的第二优选实施例所绘示的具有硅通孔的半导体结构的制作工艺示意图。
[0012]图4为根据本发明的第五优选实施例所绘示的具有硅通孔的半导体结构。
[0013]图5为根据本发明的第六优选实施例所绘示的具有硅通孔的半导体结构。
[0014]图6为根据本发明的第七优选实施例所绘示的测试硅通孔的方法。
[0015]图7为根据本发明的第八优选实施例所绘示的测试硅通孔的方法。
[0016]图8为根据本发明的第九优选实施例所绘示的测试硅通孔的方法。
[0017]图9为根据本发明的第十优选实施例所绘示的测试硅通孔的方法。
[0018]符号说明
[0019]10 基底12 正面
[0020]14 背面16 主动元件
[0021]18 层间介电层20 凹穴
[0022]21 绝缘层22 材料层
[0023]24 金属层间介电层25 金属内连线
[0024]26 内部电路28 表面
[0025]30 金属层32 焊垫
[0026]34 测试垫36 保护层
[0027]38 硅通孔40 金属层
[0028]42 焊垫44 测试垫
[0029]46 保护层50 探针
[0030]52 探针100具导有体硅结通构孔的半导体结构
[0031]200具有硅通孔的半导体结构300具有硅通孔的半导体结构
[0032]400具导有体硅结通构孔的半导体结构 1000高压区
[0033]2000 低压区
【具体实施方式】
[0034]本发明提供一种具有硅通孔的半导体结构以及一种测试硅通孔的方法。在本发明的半导体结构中的娃通孔可以利用先通孔(via first)制作工艺、中间通孔(via middle)制作工艺或后通孔(via last)制作工艺来制作,在先通孔制作工艺又可分为在金氧半电晶体(MOS)前与在金氧半电晶体后制作硅晶通孔的两种变化。以下将示例出本发明的具有硅通孔的半导体结构及其变化型，但本发明的应用范围非限于此。
[0035]图1至图2为根据本发明的第一优选实施例所绘示的具有硅通孔的半导体结构的制作工艺示意图。本实施例中的硅通孔是在金氧半电晶体形成后及在金属内连线形成前的中间通孔制作工艺步骤形成。如图1所示，首先提供一基底10，基底10可以是一硅基底、一三五族覆娃基底(例如GaN-on-silicon)、一石墨烯覆娃基底(graphene-on-silicon)等半导体基底，基底10具有相对的正面12与背面14，其中正面12用来制备各式半导体元件与金属内连线，而背面14为基底10的底面。然后于基底10的正面12上，形成一主动元件16,如金氧半电晶体，,再形成一层间介电层18覆盖主动兀件16和正面12,之后形成凹穴20于基底10以及层间介电层18中。然后在凹穴20之中填满一材料层22，在本实施例中，材料层22为一导电层包含金属、掺杂多晶娃或是其它的导电材料，此外一绝缘层21可以设置于材料层22和凹穴20之间，绝缘层21可以为氧化硅、氮化硅、两者的组合或是其它材料。为了移除凹穴20之外的材料层22，在形成材料层22后进行一平坦化制作工艺例如蚀刻及/或化学机械研磨(CMP)，使得留下来的材料层22的上表面大致上与层间介电层18的上表面齐平(even or coplanar)。
[0036]接着形成多层的金属层间介电层(inter-metal dielectric, IMD) 24覆盖层间介电层18,并且在金属层间介电层24中形成金属内连线25和内部电路26,金属内连线25可以包含多个金属层和多个插塞，而内部电路26直接和主动元件16接触且电连结，内部电路26优选用于协助主动元件16进行特定运算，另外内部电路26也电连结材料层22。金属层和多个插塞中的任一者可以单镶嵌制作工艺或双镶嵌制作工艺或图案化制作工艺所形成。最