一种基于金属异质量子点的浮栅存储器及其制备方法
【技术领域】
[0001]本发明涉及存储器技术领域，具体讲是一种基于金属异质量子点的浮栅存储器及其制备方法。
【背景技术】
[0002]随着近年来消费型电子市场的快速发展，作为半导体和信息产业重要组成部分的存储器的市场越来越大。目前市场上主流的存储器是动态随机存储器(DRAM)和闪速存储器(FLASH)等。DRAM虽然具有高容量低成本的优点，但是DRAM在供电电源关闭后数据不能保存，这样就限制了 DRAM的应用范围。此外，DRAM的特征尺寸缩小到接近45 nm节点以后难度会越来越大，因为这样尺寸的器件需要超高介电常数的材料(k >700)来保持足够高的电容量。FLASH虽然是一种非易失性的存储技术，但是FLASH也存在功耗大、抗辐照能力差、循环寿命短、面临尺寸缩小的限制等缺点。
[0003]近年来，基于量子点的非挥发性存储器可望实现良好的存储功能，已引起国际上的广泛关注。目前，用于非挥发性存储器的量子点主要有半导体量子点，金属量子点，异质结构量子点及化合物几种。与其他量子点相比，金属量子点具有如下优点:1)金属功函数选择范围大；2)费米能级附近有较高的态密度，不易受污染及界面陷阱影响；3)不存在多维载流子限制效应；4)与沟道有较强的耦合。研宄表明，拥有较大功函数的金属可以形成较深的势阱，从而较好地俘获电荷并提供更好的数据保持特性。金属银和金(Ag和Au)的功函数分别是4.3eV和5.leV，导电性良好，与高介电常数介质之间热稳定性较好，被广泛认为将成为替代闪存的新一代非挥发型浮栅存储器件。
[0004]然而，由于隧穿势皇很薄，目前金属量子点浮栅存储器的电荷存储时间特性还远未达到工业应用的要求，必须解决器件的单势皇结构所导致的存储时间与编程时间之间的矛盾。
[0005]为了解决上述问题，本案由此而生。
【发明内容】
[0006]本发明的目的在于:提供一种存储电荷密度高、数据保持特性好、操作电压低、擦写速度快的基于金属异质量子点的浮栅存储器。
[0007]本发明解决其技术问题所采用的技术方案是:一种基于金属异质量子点的浮栅存储器，包括半导体衬底，半导体衬底上设置有隧穿层；隧穿层上设置有银/金异质量子点薄膜层，银/金异质量子点薄膜层经退火后形成银/金异质量子点，银/金异质量子点通过俘获隧穿电荷来实现信息存储；银/金异质量子点薄膜层上设置有用于阻挡银/金异质量子点俘获的电荷进入第一电极的阻挡层；阻挡层上设置有用于给阻挡层供电的第一电极，半导体衬底上设置有用于给半导体衬底供电的第二电极。
[0008]作为优选，所述隧穿层由二氧化硅制成，且隧穿层的厚度为2~3纳米。
[0009]作为优选，所述阻挡层由HfO2制成，且阻挡层的厚度为20~40纳米。
[0010]作为优选，所述半导体衬底由单晶硅制成。
[0011]作为优选，所述半导体衬底的导电类型为P型。
[0012]本发明还提供了一种基于金属异质量子点的浮栅存储器的制备方法，包括以下步骤:
51、采用P型单晶硅作为半导体衬底，并对半导体衬底进行清洗；
52、在半导体衬底上形成隧穿层；
53、在隧穿层上形成银薄膜层，在银薄膜层上形成金薄膜层，以此形成银/金异质量子点薄膜层；
54、对银/金异质量子点薄膜层进行快速退火，形成银/金异质量子点；
55、在已形成银/金异质量子点的银/金异质量子点薄膜层上形成阻挡层；
56、在阻挡层上形成第一电极，在半导体衬底上形成第二电极。
[0013]作为优选，步骤S3中所述的银薄膜层和金薄膜层的厚度均为1~3纳米。
[0014]作为优选，所述银/金异质量子点薄膜层通过超高真空电子束蒸发法形成。
[0015]作为优选，所述隧穿层通过干氧热氧化法形成。
[0016]作为优选，所述阻挡层通过磁控溅射法形成。
[0017]本发明与现有技术相比，具有以下优点:
1.本发明基于金属异质量子点的浮栅存储器，将银/金异质量子点镶嵌在绝缘介质层中浮栅存储器中，利用银/金异质量子点代替单一的金属量子点作为电荷存储单元。解决了单一量子点浮栅存储器的编程时间(电压)与存储时间之间的矛盾，从而在较短的编程时间前提下，同时有效地增加器件的存储时间，具有存储电荷密度高、数据保持特性好、操作电压低、擦写速度快等优点。
[0018]2.采用超高真空电子束蒸发法沉积形成金薄膜层和银薄膜层，通过调节沉积功率、时间、系统中石英晶振的振动频率等，能够在高真空度下比较精确地控制薄膜的厚度和沉积速率，以形成超薄且均匀的金属薄膜，这使得退火后更容易形成直径小、分布均匀且密度高的量子点颗粒。
[0019]3.采用磁控溅射法制备高K材料的阻挡层，通过调节沉积功率、时间、旋转次数等，可以能够在高真空度下精确地控制阻挡层的厚度，制备高质量的阻挡层。同时，随着器件尺寸进一步减小，过大的栅漏电流是浮栅存储器面临的关键技术问题之一，而高K材料具有实际厚度大等效厚度小的优点，可有效降低栅漏电流。
【附图说明】
[0020]图1所示为本发明基于金属异质量子点的浮栅存储器件的剖面结构图。
[0021]图2所示为本发明基于金属异质量子点的浮栅存储器件的制备方法流程图。
[0022]图3所示为本基于金属异质量子点的浮栅存储器件的制备方法的工艺示意图。
[0023]图4所示为本发明基于金属异质量子点的浮栅存储器件在平带状态下的能带结构简图。
[0024]图5所示为对应于图4的银/金异质量子点存储器件在编程状态下的能带结构简图。
[0025]图6 Ca)所示为包含金属银/金量子点的存储器件在IMHz时不同扫描电压下的电容-电压(C-V)曲线。
[0026]图6 (b)所示为无量子点的存储器件在扫描电压范围_8~8V下的电容电压曲线。
[0027]图7所示为含有银/金量子点的存储器件在12V编程、-12V擦除后的保持特性。
[0028]图中所示:1、半导体衬底2、隧穿层3、银/金异质量子点薄膜层30、银/金异质量子点31、银薄膜层32、金薄膜层4、阻挡层5、第一电极6、第二电极。
【具体实施方式】
[0029]下面通过附图和实施例对本发明作进一步详细阐述。
[0030]如图1所示:一种基于金属异质量子点的浮栅存储器件，包括半导体衬底1，半导体衬底I上设置有隧穿层2。隧穿层2上设置有银/金异质量子点薄膜层3，银/金异质量子点薄膜层3经退火后形成银/金异质量子点30，银/金异质量子点30通过俘获隧穿电荷来实现信息存储。
[0031]银/金异质量子点薄膜层3上设置有阻挡层4，阻挡层4用于阻挡银/金异质量子点30俘获的电荷进入第一电极5，提高信息存储准确性，同时还可提高银/金异质量子点薄膜层3内电荷的存储量。阻挡层4上设置有第一电极5，半导体衬底I上设置有第二电极
6。第一电极5用于给阻挡层4供电，第二电极6用于给半导体衬底I供电。
[0032]当浮栅存储器受外电压的影响，半导体衬底I内的电荷发生隧穿效应穿过隧穿层2进入银/金异质量子点薄膜层3。银/金异质量子点薄膜层3中的银/金异质量子点30俘获隧穿电荷，实现数据的写入。相同的，当外电压发生变化，银/金异质量子点30俘获的电荷亦会受外电压的影响穿过隧穿层2进入半导体衬底I内，实现数据的擦除。
[0033]由于电荷穿过隧穿层2的时间与隧穿层2的厚度成反比，而数据的保持性能是与隧穿层2的厚度成正比。因此，本发明中设置隧穿层2的厚度可为2~3纳米。本实施例中，优选的，设置隧穿层2的厚度为2纳米。该厚度的隧穿层2可在数据的读写以及保持性能方面得到最好的折中。此外，由于二氧化硅半导体衬底I具有良好的晶格匹配性以及兼容性，因此，本实施例中，设置隧穿层2的材料为二氧化硅。
[0034]阻挡层4为具有物理厚度大等效厚度小的高介电常数材料，所述的高介电常数材料是指介电常数大于二氧化硅(介电常数等于3.9)的介电材料，可为Ti02、Hf02、A1203、Ta2O5, SiNx中的任一种。本实施例中，阻挡层4的材料为HfCV薄膜，阻挡层4的厚度为33纳米。当然，本发明对此不作任何限定。在其它实施例中，阻挡层4的厚度可为20?40纳米中的任一值。
[0035]本实施例中，半导体衬底I由单晶硅制成，半导体衬底I的导电类型为P型。
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