细节同样地应用于器件100和200。图3A到3G图示出一个器件300的制造。然而，可以同时制造更大数目的类似器件。可以对于图中所示多个数目的类似布置执行如图3A到3G中所示的每个动作。该要处理的多个布置可以例如以并排方式进行放置，例如在图3A到3G中所示布置的向左边和向右边。
[0043]在图3A中，可以提供第一载体12。例如，第一载体12可以对应于引线框架，该引线框架可以包括一个或多个管芯焊盘和/或可以连接到或可以不连接到一个或多个管芯焊盘的一个或多个引线。第一载体12可以由铝和铝合金中的至少一个制成或者可以包括铝和铝合金中的至少一个。进一步地，第一载体12可以具有从约I毫米到约5毫米、更特别地从约I毫米到约2毫米的厚度h。第一载体12的上表面20可以具有可以是足够大的表面面积，使得可以将例如GaN半导体芯片的复合半导体芯片布置在上表面20之上。GaN半导体芯片可以具有从约Imm2到约4_2、更特别地从约2_2到约3_ 2的表面面积。当要制造多个器件时，可以以并排方式布置对应数目的多个类似载体(未图示出)。于是另外的载体可以变成要制造的附加器件的一部分。
[0044]在图3B中，可以将第一半导体芯片11布置在第一载体12的上表面20之上。可以通过使用任何适当技术和材料来将第一半导体芯片11附着到第一载体12，例如借助于扩散焊料、胶水、粘合剂等等。取决于要制造的器件300的期望功能，第一半导体芯片11和第一载体12可以彼此电耦合或者可以彼此电绝缘。在图3B的示例中，第一半导体芯片11可以对应于横向复合半导体芯片,例如GaN HEMT。第一半导体芯片11可以包括电接触,这些电接触可以被布置在第一半导体芯片11可以背对第一载体12的表面之上。在图3B的示例中，这些电接触可以包括源电极21、栅电极22和漏电极23。
[0045]在图3C中，第一载体12和第一半导体芯片11可以由密封材料18至少部分地密封。例如，可以将第一载体12和第一半导体芯片11放置到模具(molding tool)中，其中第一载体12的下表面和包括电接触的第一半导体芯片11的上表面可以由该模具至少部分地覆盖。然后可以将密封材料18注射到模具中，从而形成如图3C中图示的密封体18。此处，第一载体12的下表面和第一半导体芯片11的上表面可以保持从密封材料18暴露。可以将第一载体12的下表面和密封材料18的下表面布置在公共平面中。类似地，也可以将第一半导体芯片11的上表面和密封材料18的上表面布置在公共平面中。
[0046]在图3D中，可以提供层压材料19。层压材料19可以包括第二载体15，该第二载体15可以至少部分地嵌入层压材料19中。第二载体15可以对应于引线框，该引线框可以包括一个或多个管芯焊盘和/或可以连接到或可以不连接到该一个或多个管芯焊盘的一个或多个引线。第二载体15的至少一部分可以是导电的。在一个示例中，第二载体15可以由铜和/或铜合金制成或者可以包括铜和/或铜合金，并且可以还包括痕量的铁和/或硫。第二载体15可以具有从约0.1毫米到约0.5毫米，更特别地从约0.2毫米到约0.3毫米的厚度t2。取决于要制造的器件300的功能和被包括在器件300中的半导体芯片的数目，层压材料19可以包括为简单起见未图示出的另外的载体。
[0047]可以将第二半导体芯片14布置在第二载体15之上。可以通过任何适当技术和材料将第二半导体芯片14附着到第二载体15，例如借助于扩散焊料、胶水、粘合剂等等。例如，第二半导体芯片14可以对应于垂直功率半导体芯片，该垂直功率半导体芯片可以包括布置在其主表面之上的电接触。例如，第二半导体芯片14可以是低电压NMOS芯片。在图3D的示例中，这些电接触可以包括可以被布置在第二半导体芯片14面对第二载体15的主表面之上的漏电极24。因此，可以建立在漏电极24与第二载体15之间的电耦合。此外，这些电接触可以包括可以被布置在第二半导体芯片14背对第二载体15的主表面之上的栅电极25和源电极26。
[0048]在图3E中，可以将包括第二载体15的层压材料19布置在密封材料18之上。特别地，可以布置层压材料19使得可以将第二半导体芯片14至少部分地横向设置在第一半导体芯片11的轮廓外部。此外，由于层压材料19的定位，可以将第一半导体芯片11的主表面和第二半导体芯片14的主表面布置在不同层次上。层压材料19可以在密封材料18与第二载体15之间和/或在密封材料18与层压材料19之间提供机械连接。在一个示例中，可以通过将层压材料19放置到密封材料18上并且使该布置暴露于升高的温度使得层压材料19和密封材料18可以至少部分地变得凝聚来提供机械连接。为此目的，可以将该布置例如放置在烤箱内，该烤箱可以被配置成提供凝聚要机械连接的材料所需的温度。在另外的示例中，可以通过应用层压、胶合等等中的至少一个来提供机械连接。
[0049]在图3F中，可以在第一半导体芯片11之上和在第二半导体芯片14之上形成一个或多个再分布层。这些再分布层可以包括一个或多个导电层以及可以被布置在这些导电层之间的一个或多个电绝缘层。可以通过导电通孔连接(或直通连接)将堆叠的导电层彼此电耦合。特别地，可以基于平面技术来形成再分布层的各个层，其中可以以平面层的形式来沉积这些层。
[0050]可以通过使用溅射、无电沉积、蒸发或任何其他适当技术来沉积被包括在再分布层中的导电层。导电层可以包括铝、镍、钯、钛、钛钨、银、锡、金、钥、钒或铜以及金属合金中的至少一个或者可以由铝、镍、钯、钛、钛钨、银、锡、金、钥、钒或铜以及金属合金中的至少一个制成。例如，可以通过应用蚀刻技术来构造这些导电层。此处，可以适当地构造抗蚀刻层，其中可以通过蚀刻步骤来移除未被相应的抗蚀刻层覆盖的导电层部分，使得可以提供结构化的导电层。
[0051 ] 可以从气相或从溶液来沉积被包括在再分布层中的电绝缘层或者可以将它们层压在相应的表面之上。附加地或替换地，可以将薄膜技术或标准PCB工业工艺流程用于电绝缘层的应用。这些电绝缘层可以由聚合物制作，例如聚降冰片烯、聚对二甲苯、光阻材料、酰亚胺、环氧基树脂、热固塑料、硅酮、氮化硅、二氧化硅或无机物、诸如硅酮-碳复合物之类的类陶瓷材料。电绝缘层的厚度可以高达1ym (微米)或甚至更高。可以构造电绝缘层并且其可以在要提供电直通连接的位置开口。通过示例方式，可以通过使用光刻方法、蚀刻方法、激光钻孔等等中的至少一个来提供电绝缘层的构造和电绝缘层中的开口。
[0052]第一再分布层可以包括一个或多个导电连接，它们中的每一个可以包括一个或多个导电层和一个或多个导电通孔连接。可以将第一再分布层的导电连接特别地耦合到第一半导体芯片11的电接触。在图3F的示例中，以简化方式图示了这些导电连接。S卩，并非所有导电层和可被包括在相应导电连接中的通孔连接可以被明确地示出。
[0053]导电连接27可以穿过层压材料19和再分布层的电绝缘层28从漏电极23延伸到所图示布置的上表面29。因此可以有可能经由导电连接27而电接触漏电极23。另外的导电连接30可以穿过层压材料19和再分布层的电绝缘层28从栅电极22延伸到所图示布置的上表面29。因此可以经由导电连接30而电接触栅电极22。另外的导电连接31可以在第一半导体芯片11的源电极21与第二载体15之间提供电耦合。此外，导电连接31可以在源电极21与第一载体12之间提供电耦合，使得可以将第一载体12设定到一电势。在图3F的示例中，导电连接31可以包括通孔连接31A，该通孔连接31A可以电耦合到第一载体12和第二载体15。
[0054]第二再分布层可以包括一个或多个导电连接，它们中的每一个可以包括一个或多个导电层和一个或多个导电通孔连接。可以将第二再分布层的导电连接特别地耦合到第二半导体芯片14的电接触。在图3F的示例中，以简化方式图示了这些导电连接，即并非所有可以被包括在相应导电连接中的传导层和通孔连接可以被明确示出。
[0055]导电连接32可以穿过再分布层的电绝缘层28从第二半导体芯片14的栅电极25延伸到该布置的上表面29。因此，可以经由导电连接32而电接触栅电极25。另外的导电连接33可以穿过再分布层的电绝缘层28从源电极26延伸到再分布层的上表面29。因此可以经由导电体连接33而电接触源电极26。可以将上面描述的导电连接31视作第二再分布层的另外的部分。导电连接31可以提供到第二载体15的电耦合，该第二载体15可以电耦合到第二半导体芯片14的漏电极24。因此有可能经由导电连接31而电接触漏电极24。第一半导体芯片11的源电极21可以经由第二载体15和导电连接31电耦合到第二半导体芯片14的漏电极24。
[0056]在一个示例中，当稍后可以将该布置布置在外部组件之上(例如在PCB之上)时，这些导电连接在该布置的上表面29上暴露的表面可以充当接触焊盘。在另外的示例中，可以将附加的接触元件布置在这些导电连接(例如焊料球、焊料仓(depot)等等)的暴露表面之上。
[0057]在图3G中，可以将电介质层34布置在该布置的下表面35之上。电介质层34可以被配置成将第一载体12与其他组件电绝缘。电介质层34可以包括类似于密封材料18的材料或者可以由类似于密封材料18的材料制成。电介质层34的材料和密封材料18可以是相同的或者可以不相同。可以将任何适当的技术用于将电介质层34沉积在下表面3