、砷和它们的组合。第一衬底102 也可以为绝缘体上硅（SOI)的形式。SOI衬底可以包括在绝缘层（例如，掩埋氧化物等）上 方形成的半导体材料（例如，硅、锗等）的层，该绝缘层形成在硅衬底上。此外，可以使用的 其他衬底包括多层衬底、梯度衬底、混合取向衬底、它们的任意的组合等。
[0037] 第一衬底102可进一步包括各种电路（未示出）。形成在第一衬底102上的电路 可以是适用于特定应用的任何类型的电路。根据一些实施例，该电路可以包括各种η型金 属氧化物半导体（NM0S)和/或ρ型金属氧化物半导体（PM0S)器件，诸如晶体管、电容器、 电阻器、二极管、光电二极管、熔丝等。
[0038] 可以互连电路以实施一种或多种功能。功能可以包括存储结构、处理结构、传感 器、放大器、功率分配、输入/输出电路等。本领域普通技术人员将会意识到提供上述实例 仅用于说明的目的并且不旨在将各个实施例限制于任何特定的应用。
[0039] 如图1Α所示，在一些实施例中，使用一个或多个第一浅沟槽隔离（STI)区109电 隔离电路。在示出的实施例中，例如，使用光刻掩蔽和蚀刻工艺图案化第一衬底102以在 第一衬底102中形成开口。随后，用介电材料填充开口，并且使用例如蚀刻工艺、化学机 械抛光（CMP)等去除过填充开口的介电材料的部分。一个或多个第一STI区109可以由 合适的介电材料形成，诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃（FSG)、诸如碳 掺杂的氧化物的低k电介质、诸如碳掺杂的多孔二氧化硅的极低k电介质、诸如聚酰亚胺 的聚合物、它们的组合等。在一些实施例中，通过诸如化学汽相沉积（CVD)、等离子体增强 CVD(PECVD)或旋涂工艺的工艺形成一个或多个第一STI区109,但是可以利用任何可接受 的工艺。
[0040] 进一步参考图1A，在第一衬底102上方形成第一金属间介电（ηω)层104。如图 1Α所示，第一Π?层104可以包括第一导线108a-108i(共同称为第一导线108)。第一頂D 层104和第一导线108在第一衬底102上方形成第一金属化层。一般来说，金属化层用于 使电路彼此互连，并且提供外部电连接。如图1A所示，第一工件100包括九条导线（诸如 第一导线108a-108i)。在其他实施例中，导线的数量可以小于或大于九，并可根据第一工件 100的设计要求而变化。
[0041] 例如，第一M)层104可以通过诸如旋涂、原子层沉积（ALD)、化学汽相沉积 (CVD)、等离子体增强化学汽相沉积法（PECVD)等或它们的组合的本领域已知的任何合适 的方法，由诸如磷硅酸盐玻璃（PSG)、硼磷硅酸盐玻璃（BPSG)、氟化硅酸盐玻璃（FSG)、未 掺杂的硅酸盐玻璃（USG)、SiOxCy、SiOCH、旋涂玻璃、旋涂聚合物、高密度等离子体（HDP)氧 化物、正硅酸乙酯（TE0S)、等离子体增强TEOS(PETE0S)、氟掺杂的氧化硅、碳掺杂的氧化 硅、多孔氧化硅、碳掺杂的多孔氧化硅、黑钻石、有机聚合物、硅酮基聚合物、它们的化合物 (compounds)、它们的组合物、它们的组合等的低K介电材料形成。
[0042] 第一导线108可以通过任何合适的形成工艺（例如，利用蚀刻的光亥I」、镶嵌、双镶 嵌等）形成并且可以使用诸如铜、铝、铝合金、铜合金等的合适的导电材料形成。在一些实 施例中，第一导线108中的每条均可以进一步包括扩散阻挡层和/或粘合层（未示出）以 保护第一頂D层免受金属中毒。扩散阻挡层可以包括TaN、Ta、TiN、Ti、CoW等的一层或多 层并且可以通过物理汽相沉积（PVD)等沉积。
[0043] 图1A进一步示出了形成在第一工件100的第一Π?层104上方的第一接合层106。 如下文所述，第一接合层106随后用于接合第一工件100和第二工件200,并且可包含用于 接合的任何合适的材料。在一些实施例中，第一接合层106是第一钝化层106。第一钝化层 106可以由通过诸如旋涂、CVD、PECVD等的任何合适的方法沉积的包括氧化硅、氮化硅、氮 氧化硅、碳化硅、碳氧化硅、未掺杂的硅玻璃、磷硅酸盐玻璃、它们的化合物、它们的组合物、 它们的组合等的一层或多层形成。提供这些材料和工艺的仅作为实例，并且可以使用其他 的材料和工艺。
[0044]还应该注意的是，一个或多个蚀刻停止层（未示出）可设置于第一工件100的相 邻层之间，例如，第一MD层104和第一衬底102之间，或第一頂D层104的独立的层之间。 通常，当形成通孔和/或接触件时，蚀刻停止层提供停止蚀刻工艺的机构。由与相邻的层 (例如，下面的第一衬底102和上面的第一ηω层104)具有不同的蚀刻选择性的介电材料 形成该蚀刻停止层。在实施例中，蚀刻停止层可以由通过CVD或PECVD技术沉积的SiN、 SiCN、SiCO、CN或它们的组合等来形成。
[0045]在实施例中，第一工件100是背照式传感器（BIS)且第二工件200是专用集成电 路（ASIC)器件。在这个实施例中，电路包括光有源区，诸如通过将杂质离子注入外延层内 形成的光电二极管。此外，光有源区可以是PN结光电二极管、PNP光电晶体管或NPN光电 晶体管等。BIS传感器可以形成在硅衬底上方的外延层中。ASIC器件可以包括多个逻辑电 路，诸如模数转换器、数据处理电路、存储器电路、偏置电路、基准电路和/或它们的任意组 合等。
[0046]在实施例中，第一工件100和第二工件200可以布置为具有如图1A所示的彼此面 对的第一衬底102和第二衬底202的器件侧（也称为正侧）。如下面更详细的论述，将形成 从第一工件100的背侧（与器件侧相对）延伸至第二工件200的第二导线208的选择的部 分的开口，从而使得也将暴露第一工件100的选择的第一导线108的部分。随后将用导电 材料填充该开口，从而在第一工件100的背侧上形成至第一工件100和第二工件200的导 线的电接触件。
[0047] 图1B示出了根据实施例的接合之后的第一工件100和第二工件200。如图1B所 示，第一工件100将堆叠并且接合在第二工件200的顶部上。在示出的实施例中，通过使用 电介质至电介质接合（例如，氧化物至氧化物接合）将第一钝化层106接合至第二钝化层 206来接合第一工件100和第二工件200。在其他实施例中，例如，可以使用诸如金属至金 属接合（例如，铜至铜接合）、金属至电介质接合（例如，氧化物至铜接合）、混合接合（例 如，电介质至电介质和金属至金属接合）、它们的任何组合等的直接接合工艺来接合第一工 件100和第二工件200。
[0048]应该注意的是，接合可以为晶圆级，其中第一工件100和第二工件200接合在一 起，然后切割成单独的管芯。可选地，可以以管芯至管芯级（level)或管芯至晶圆级实施接 合。
[0049]在接合第一工件100和第二工件200后，可以对第一工件100的背侧应用减薄工 艺。在第一衬底102是BIS传感器的实施例中，减薄工艺用于允许更多的光从第一衬底的 背侧穿过到达光有源区而不会被衬底吸收。在BIS传感器在外延层中制造的实施例中，可 减薄第一工件1〇〇的背侧直到暴露外延层。可以通过使用诸如研磨、抛光、SMARTCUT? 工序、ELTRAN?工序和/或化学蚀刻的合适的技术来执行减薄工艺。
[0050]进一步参考图1B，第一开口110形成在第一工件100的背侧上。如在下面更详 细地讨论，将形成从第一工件100的背侧延伸至第二工件200的第二导线208的选择部分(selectones)的电连接件。第一开口 110表示其中将形成背侧接触件的开口。可以使用 光刻技术形成第一开口 110。一般来说，光刻技术包括沉积光刻胶材料，并且随后照射（曝 光）和显影光刻胶材料以去除光刻胶材料的一部分。剩余的光刻胶材料保护下面的材料免 受后续处理步骤（诸如蚀刻）的影响。可以将诸如反应离子蚀刻（RIE)或其他干蚀刻、各 向异性湿蚀刻、或任何其他合适的各向异性蚀刻的合适的蚀刻工艺，或图案化工艺应用于 第一工件100的第一衬底102。在示出的实施例中，第一STI区109用作蚀刻停止层，并且 如图1B所不，第一开口 110形成在第一衬底102中。在一些实施例中，如图1B所不，可以 部分蚀刻第一STI区109。
[0051] 也在图1B中示出了任选的抗反射涂（ARC)层112。ARC层112降低了在对图案化 的掩模（未示出）进行图案化的光刻工艺期间使用的暴露的光的反射，该反射可导致图案 化的不准确。ARC层112可由氮化物材料（例如，氮化硅）、有机材料（例如，碳化硅）、氧化 物材料、高k电介质等形成。可以使用诸如CVD等的合适的技术形成ARC层112。
[0052] 其他层可用于图案化工艺。例如，可以使用一个或多个任选的硬掩模层以图案化 第一衬底102。一般来说，在蚀刻工艺需要除了光刻胶材料提供的掩蔽之外的掩蔽的实施例 中，一个或多个硬掩模层可以是有用的。在用于图案化第一衬底102的后续蚀刻工艺期间， 也蚀刻图案化的光刻胶掩模，但是光刻胶材料的蚀刻速率可以不如第一衬底102的蚀刻速 率高。如果蚀刻工艺为使得图案化的光刻胶掩模在蚀刻工艺完成之前被消耗，则可以利用 额外的硬掩模。该硬掩模层（或多层）的材料选择为使得硬掩模层表现出比下面的材料 (诸如第一衬底102的材料）低的蚀刻速率。
[0053]进一步参考图1B，根据实施例，在第一衬底102的背侧上方并且沿