着第一开口 110 的侧壁和底部形成介电膜114。除了一个或多个第一STI区109之外，介电膜114在通孔结 构和器件电路之间提供更大的钝化和隔离。在一些实施例中，介电膜114包括多层结构，其 在例如形成至第一导线108和第二导线208的选择部分的电接触件的随后的蚀刻工艺期间 提供给比单层膜更大的保护。此外，介电膜114可以提供保护以防止金属离子扩散到第一 衬底102和介电层内。
[0054]介电膜114可以由在集成电路制造中常用的各种介电材料形成。例如，介电膜114 可以由二氧化硅、氮化硅或诸如硼硅酸盐玻璃的掺杂的玻璃层等形成。可选地，介电层可以 是氮化硅、氮氧化硅、聚酰胺、低k电介质、或高k电介质等的层。此外，前述介电材料的组 合也可用于形成介电膜114。在一些实施例中，介电膜114可使用诸如溅射、氧化、CVD等的 合适的技术形成。
[0055] 图1B进一步示出了根据实施例的在第一衬底102的背侧上方形成的图案化的掩 模116。例如，图案化的掩模116可以是已经沉积、掩蔽、曝光和显影（作为光刻工艺的部 分）的光刻胶材料。图案化的掩模116被图案化以限定延伸穿过第一衬底102的一个或多 个第一STI区109、第一衬底102的第一頂D层104以及第二衬底202的第二頂D层204的 至少一些的通孔开口，从而暴露第一导线108和第二导线208的选择的部分，这将在下文中 更详细地解释。
[0056] 图1C示出了根据实施例的在实施一个或多个额外的蚀刻工艺之后的图1B所示的 半导体器件。可以对半导体器件实施诸如干蚀刻、各向异性湿蚀刻、或任何其他合适的各向 异性蚀刻的合适的蚀刻工艺，或图案化工艺以形成第二开口 118。
[0057] 如图1C所不，第二开口118将第一开口110延伸至第一导线108a和108b、第一导 线108c和108d、第一导线108e和108f，以及延伸至第二导线208a。在实施例中，第一导 线108由诸如铜的合适的金属材料形成，其表现出与第一IMD层104不同的蚀刻速率（选 择性）。因此，第一导线108a和108b以及第一导线108c和108d、及第一导线108e和108f 用作用于第一MD层104的蚀刻工艺的硬掩模层。在一些实施例中，可以采用选择性蚀刻 工艺以快速地蚀刻第一頂D层104,同时仅蚀刻第一导线108a至108f的部分。在一些实施 例中，一些或全部的第一导线108可以是伪导线并且可以不提供第一工件100的电路之间 的电连接。
[0058] 也如图1C所示，随着蚀刻工艺向着第一导线108c和108d继续进行，可以部分地 蚀刻掉第一导线l〇8a和108b的暴露部分，从而形成第一凹槽120。随着蚀刻工艺向着第一 导线108e和108f继续进行，可以部分地蚀刻第一导线108c和108d的暴露部分，从而形成 第二凹槽122。随着蚀刻工艺向着第二导线208a继续进行，可以部分地蚀刻第一导线108e 和108f的暴露部分，从而形成第三凹槽124。第一凹槽120、第二凹槽122和第三凹槽124 的深度可以根据各种应用和设计需求而改变。
[0059] 如图1C所示，选择性蚀刻工艺继续进行直到暴露出第二导线208a，从而形成从第 一工件100的背侧延伸至第二工件200的第二导线208a的组合开口。
[0060] 在示出的实施例中，第一导线108a和108b经历蚀刻工艺的时间比第一导线108c 和108d更长，并且第一导线108c和108d经历蚀刻工艺的时间比第一导线108e和108f的 时间更长。因此，第一凹槽120的第一深度Di大于第二凹槽122的第二深度D2，并且第二 凹槽122的第二深度D2大于第三凹槽124的第三深度D3。
[0061] 应该注意的是，选择性蚀刻工艺可以延伸穿过用于形成一个或多个第一STI区 109、第一M)层104、第二M)层204、第一钝化层106和第二钝化层206的各种不同的层， 其可以包括各种类型的材料和蚀刻停止层。因此，选择性蚀刻工艺可以利用多种蚀刻剂以 蚀刻穿过各个层，其中，基于被蚀刻的材料来选择蚀刻剂。
[0062] 在一些实施例中，在上述的选择性蚀刻工艺期间可以将图案化的掩模116完全消 耗。在其他实施例中，在选择性蚀刻工艺完成后，图案化的掩模116的部分仍可以保留在第 一工件100的背侧上。可以使用诸如化学溶剂清洗、等离子体灰化、干剥离等的合适的剥离 技术去除剩余的图案化的掩模116。该技术是公知的，并且因此不再进一步详细讨论以避免 重复。
[0063] 图1D不出了根据各个实施例的在第一开口 110和第二开口 118内形成的导电材 料。在一些实施例中，可以通过沉积一个或多个扩散和/或阻挡层并且沉积晶种层（未示 出）来形成导电材料。例如，沿着第一开口 110和第二开口 118的侧壁形成包括Ta、TaN、 TiN、Ti、C〇W等的一层或多层的扩散阻挡层126。晶种层可由铜、镍、金、它们的任何组合等 形成。可以通过诸如PVD、CVD等的合适的沉积技术形成扩散阻挡层和晶种层。一旦在开 口中已形成晶种层，则使用例如电化学镀工艺将诸如钨、钛、铝、铜、它们的任意组合等的导 电材料填充在第一开口 110和第二开口 118内，从而形成导电插塞128 (也称为氧化物通孔 (T0V))〇
[0064] 图1D也示出了从第一衬底102的背侧去除过量的材料，例如，过量的导电材料。在 一些实施例中，可以留下沿着第一衬底102的背侧的介电膜114以提供免受周围环境影响 的额外的保护。在图1D示出的实例中，介电膜114保留在第一衬底102的背侧。在该实例 中，可以将介电膜114用作停止层，使用蚀刻工艺、平坦化工艺（例如，CMP工艺）等去除过 量的材料。
[0065] 图1D进一步示出了沿着第一工件100的背侧形成的介电覆盖层130。在一些实施 例中，介电覆盖层130类似于上述的第一钝化层106,是使用类似的材料和方法形成的，并 且本文中不再重复描述。
[0066] 在一些实施例中，导电插塞128在一些或全部的第一导线108a_108f和第二导线 208a之间提供电连接，这进而又在第一工件100和第二工件200的电路之间提供了电连 接。例如，导电插塞128可以将第一衬底102的背侧电连接至第二导线208a，将第一导线 108a-108f电连接至第二导线208a，或将第一衬底102的背侧电连接至第一导线108a-108f 和第二导线208a。
[0067] 如图ID所不，导电插塞128包括五部分。第一部分是从第二导线208a至第一导 线108e和108f。如图1D所示，第一部分具有第一宽度％。第二部分是从第一导线108e和 108f至第一导线108c和108d。如图1D所示，第二部分具有第二宽度W2。第三部分是从第 一导线108c和108d至第一导线108a和108b。如图1D所示，第三部分具有第三宽度W3。 第四部分是从第一导线l〇8a和108b至第一衬底102的正侧。如图ID所示，第四部分具有 第四宽度^。第五部分是从第一衬底102的正侧至第一衬底102的背侧。如图1D所示，第 五部分具有第四宽度W4和第五宽度W5。
[0068] 在一些实施例中，第五宽度W5大于第四宽度W4，第四宽度W4大于第三宽度W3，第三 宽度W3大于第二宽度W2，并且第二宽度^大于第一宽度I。第一宽度％可以介于约0. 4μπι 和约2.Ομπι之间。第二宽度W2可以介于约0. 6μηι和约4.Ομπι之间。第三宽度W3可以介 于约0. 8μηι和约6.Ομπι之间。第四宽度W4可以介于约Ι.Ομηι和约8.Ομπι之间。第五 宽度W5可以介于约1. 2μπι和约11μπι之间。
[0069] 应当进一步注意的是，虽然图1Α至图1D示出了用作硬掩模层的导线（例如，第 一导线108a_108f)，但是本领域普通技术人员应当认识到也可以将其他的部件用作硬掩模 层，例如，可以将多个隔离区、多晶硅区、它们的任意组合等用作硬掩模层。
[0070] 图1E示出了根据本发明的各个实施例的第一导线108a和108b的示例性顶视图。 虽然第一导线l〇8a和108b的截面图示出第一导线108a和第一导线108b是两个单独的导 线（见图1A至图1D)，然而如图1E所示，当从顶部观察时，第一导线108a和108b可以形成 连续的环形区域。在示出的实施例中，该环形区域的内直径等于第三宽度W3。
[0071] 应该注意的是，如图1E中所示的环形区域的内表面和外表面仅用于示出的目的 并且内表面和外表面可以具有不同的形状，诸如方形、圆形、椭圆形、三角形、多边形等。在 一些实施例中，第一导线108c和108d，以及第一导线108e和108f也可以形成当从顶部观 察时的环形区域。第一导线l〇8c和108d，以及第一导线108e和108f的环形可以类似于在 图1E中所示的那些。然而，第一导线108c和108d以及第一导线108e和108f的环形区域 的内直径分别等于第二宽度W2和第一宽度W1<3
[0072] 图2示出了根据一些实施例的两个接合的工件之间的互连结构。在下文中，除非 另有指出，否则具有形式"3xx"和"4xx"的参考标号的图2中的部件分别类似于具有参考 标号"lxx"和"2xx"的图1A至图1E的部件。例如，图2的"〈元件>3xx"对应于图1A至 图1Ε的"〈元件>lxx"，并