二阱区，且所述第二阱区与第一阱区的掺杂类型相反。第一阱区内掺杂离子扩散机制与第二阱区内掺杂离子扩散机制不同，而本发明实施例提供的半导体器件中，具有捕获缺陷类型不同的第一阻挡层和第二阻挡层，通过第一阻挡层阻挡第一阱区内掺杂离子向介质层内扩散，第二阻挡层阻挡第二阱区内掺杂离子向介质层内扩散，显著提高了半导体器件的电隔离效果，优化了半导体器件的电学性能。
【附图说明】
[0032]图1至图3为一实施例半导体器件形成过程的剖面结构示意图；
[0033]图4至图15为本发明另一实施例半导体器件形成过程的剖面结构示意图。
【具体实施方式】
[0034]由【背景技术】可知，现有技术形成的半导体器件的电学性能有待提高。
[0035]经研究发现，随着半导体器件尺寸的不断缩小，阱区内掺杂离子向隔离结构扩散所导致的问题越来越严重，造成半导体器件的阈值电压发生改变，阱区与重掺杂区之间的漏电流问题变得严重，半导体器件的电隔离效果很差。
[0036]为了减少阱区内掺杂离子向隔离结构内的扩散，提出一种半导体器件的形成方法:
[0037]请参考图1，提供衬底100，所述衬底100包括第一区域I’和第二区域II’，在所述衬底100表面形成图形化的掩膜层101 ;以所述图形化的掩膜层101为掩膜刻蚀所述衬底100，在所述衬底100内形成沟槽102，且同一沟槽102部分位于第一区域I’衬底100内，所述沟槽102剩余部分位于第二区域II’衬底100内。
[0038]请参考图2，在所述沟槽102侧壁形成线性氧化层103 ;对位于所述第一区域I’和第二区域II’衬底100内的沟槽102进行离子注入104，所述离子注入104的注入离子为氟、碳或氮。
[0039]所述氟离子、碳离子或氮离子用于阻挡后续形成的第一阱区和第二阱区内掺杂离子的扩散。
[0040]请参考图3，在所述线性氧化层103表面形成介质层，且所述介质层还覆盖于图形化的掩膜层101 (请参考图2)表面；去除高于图形化的掩膜层101顶部表面的介质层；去除所述图形化的掩膜层101，形成填充满沟槽102 (请参考图2)的隔离结构105。
[0041]还包括步骤:对第一区域I’衬底100进行第一掺杂处理形成第一阱区；对第二区域II’衬底100进行第二掺杂处理形成第二阱区；在第一区域I’衬底100内形成第一掺杂区，第一掺杂区与第一阱区掺杂类型相反；在第二区域I’衬底100内形成第二掺杂区，第二掺杂区与第二阱区掺杂类型相反。
[0042]采用上述方法形成半导体器件时，利用氟离子、碳离子或氮离子的阻挡作用，阻挡第一阱区和第二阱区中掺杂离子向隔离结构105扩散，期望防止第一阱区与第二掺杂区之间的电势场靠的过近，且防止第二阱区与第一掺杂区之间的电势场靠的过近，从而提高半导体器件的电隔离效果。
[0043]然而采用上述方法形成的半导体器件电隔离效果仍有待提高。
[0044]进一步研究发现，碳离子对硼、镓或铟的阻挡作用较好，而对磷、砷或锑的阻挡作用差，且还在一定程度上加速了磷、砷或锑的扩散；氟离子或氮离子对磷、砷或锑的阻挡作用较好，而对硼、镓或铟的阻挡作用差，且还在一定程度上加速了硼、镓或铟的扩散。当第一阱区和第二阱区的掺杂类型不同时，则上述方法仅能抑制第一阱区或者第二阱区内掺离子的扩散，而难以同时抑制第一阱区和第二阱区内掺杂离子的扩散。
[0045]为此，本发明提供一种半导体器件的形成方法，在沟槽第一部分表面形成第一阻挡层，所述第一阻挡层捕获衬底内点阵空位缺陷或填隙原子缺陷，在沟槽第二部分表面形成第二阻挡层，所述第二阻挡层捕获衬底内点阵空位缺陷或填隙原子缺陷，且第二阻挡层和第一阻挡层捕获缺陷类型不同；形成填充满所述沟槽的介质层；在第一区域衬底内形成第一阱区；在第二区域衬底内形成第二阱区，且第二阱区的掺杂类型与第一阱区的掺杂类型相反。本发明实施例第一阻挡层捕获第一阱区内的缺陷，阻挡第一阱区内掺杂离子向介质层内扩散，第二阻挡层捕获第二阱区内的缺陷，阻挡第二阱区内掺杂离子向介质层内扩散，防止第一阱区和第二阱区内掺杂离子浓度减小，从而有效的保证半导体器件的电隔离效果，提高半导体器件的电学性能。
[0046]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0047]图4至图15为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
[0048]请参考图4，提供衬底200，所述衬底200包括第一区域I和与所述第一区域I相邻接的第二区域II。
[0049]所述衬底200的材料为??圭、错、错化??圭、神化嫁；所述衬底200的材料还可以为单晶石圭、多晶娃、非晶娃或绝缘体上的娃；所述衬底200表面还可以形成有若干外延界面层或应变层以提高半导体器件的电学性能。
[0050]所述第一区域I为NM0S区域或PM0S区域，所述第二区域II为NM0S区域或PM0S区域，所述第一区域I和第二区域II的类型可以相同也可以相反。本实施例以所述第一区域I和第二区域II类型相反，且第一区域I为PM0S区域，第二区域II为NM0S区域为例做示范性说明。
[0051]请继续参考图4，在所述第一区域I和第二区域II衬底200表面形成缓冲层201以及位于缓冲层201表面的掩膜层202，所述缓冲层201以及掩膜层202内具有开口 203，所述开口 203底部暴露出衬底200表面。
[0052]所述掩膜层202的材料为氮化硅或氮氧化硅。
[0053]由于衬底200与掩膜层202的材料晶格常数相差较大，若直接在衬底200表面形成掩膜层202，会使衬底200受到不必要的应力作用；因此本实施例在形成掩膜层202之前，在衬底200表面形成缓冲层201，所述缓冲层201起到缓解掩膜层202与衬底200之间应力的作用。
[0054]采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述缓冲层201和掩膜层 202。
[0055]作为一个具体实施例，所述缓冲层201的材料为氧化硅，缓冲层201的厚度为100埃至400埃；所述掩膜层202的材料为氮化硅，掩膜层202的厚度为1000埃至5000埃。
[0056]所述开口 203包括第一部分、以及与所述第一部分相邻接的第二部分，其中，所述开口 203的第一部分位于第一区域I衬底200上方，所述开口 203的第二部分位于第二区域II衬底200上方。
[0057]本实施例中，所述具有开口 203的掩膜层202以及缓冲层201的形成工艺步骤包括:在所述衬底200表面形成初始缓冲层；在所述初始缓冲层表面形成初始掩膜层；在所述初始掩膜层表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述初始掩膜层以及初始缓冲层，直至暴露出衬底200表面，形成具有开口 203的掩膜层202以及缓冲层201 ;去除所述图形化的光刻胶层。
[0058]请参考图5，以所述具有开口 203的掩膜层202为掩膜，刻蚀去除部分厚度的衬底200，在所述衬底200内形成沟槽204。
[0059]所述沟槽204包括第一部分以及与所述第一部分相邻接第二部分，其中，所述沟槽204的第一部分位于第一区域I衬底200内，所述沟槽204的第二部分位于第二区域II衬底200内。
[0060]采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀工艺和湿法刻蚀工艺相结合的工艺刻蚀所述衬底200，在衬底200内形成沟槽204。
[0061]所述沟槽204的宽度为45纳米至100纳米；所述沟槽204的形状为倒梯形、U形或sigma形(Σ形)。本实施例以所述沟槽204的形状为倒梯形为例做示范性说明，采用干法刻蚀工艺刻蚀衬底200以形成沟槽204。
[0062]本实施例沟槽204形状为倒梯形，有利于降低后续的第一掺杂处理和第二掺杂处理的工艺难度，易于在沟槽204第一部分表面形成第一阻挡层，在沟槽204第二部分表面形成第二阻挡层。
[0063]在其他实施例中，沟槽的形状为sigma形时，形成沟槽的工艺步骤包括:采用干法刻蚀工艺刻蚀去除部分厚度的衬底，形成方形或倒梯形预沟槽；采用TMAH(四甲基氢氧化铵)或ΝΗ40Η(氨水)来进行湿法刻蚀工艺，继续刻蚀所述预沟槽，形成Σ形的沟槽。
[0064]请参考图6,在所述沟槽204第二部分表面形成第一光刻胶层205,所述第一光刻胶层205还覆盖于第二区域II的掩膜层202表面。
[0065]所述第一光刻胶层205为后续进行第一掺杂处理的掩膜。所述第一光刻胶层205的厚度为1微米至3.5微米。
[0066]作为一个具体实施例，形成所述第一光刻胶层205的工艺步骤包括:在所述掩膜层202表面以及沟槽204表面形成初始光刻胶层；对所述初始光刻胶层进行曝光处理以及显影处理，去除位于第一区域I掩膜层202表面以及沟槽204第一部分表面的初始光刻胶层，形成位于沟槽204第二部分表面、以及第二区域II的掩膜层202表面的第一光刻胶层205。
[0067]请参考图7，以所述第一光刻胶层205为掩膜，对所述沟槽204第一部分进行第一掺杂处理206，在所述沟槽204第一部分底部和侧壁表面形成第一阻挡层207，所述第一阻挡层207捕获衬底200内的点阵空位缺陷或填隙原子缺陷。
[0068]本实施例中，以第一区域I为PM0S区域、第二区域II为NM0S区域为