半导体器件及其形成方法
【技术领域】
[0001]本发明涉及半导体制作领域技术，特别涉及一种半导体器件及其形成方法。
【背景技术】
[0002]在半导体制造技术中，为了使在半导体衬底上制造的不同的半导体器件之间电隔离，通常在半导体衬底上的不同半导体器件之间形成隔离结构。
[0003]隔离结构的形成方法包括:局部氧化隔离(L0C0S)方法和浅沟槽隔离(STI:Shallow Trench Isolat1n)方法。浅沟槽隔离方法与其他隔离方法相比有许多优点，主要包括:浅沟槽隔离方法可以获得较窄的半导体器件隔离宽度，减少占用半导体衬底的面积同时增加器件的有源区宽度，进而提高器件的密度；浅沟槽隔离方法可以提升表面平坦度，因而在光刻时有效控制最小线宽。
[0004]采用浅沟槽隔离方法形成浅沟槽隔离结构时，浅沟槽隔离结构的浅沟槽宽度越窄，纵宽比越大，则器件有源区宽度越大，有利于提高器件的驱动电流，优化器件的电学性倉泛。
[0005]然而，随着半导体器件朝向小型化、微型化趋势发展，采用现有技术形成的半导体器件的电学性能有待提高。
【发明内容】
[0006]本发明解决的问题是既阻挡第一阱区内掺杂离子向隔离结构内扩散，又阻挡层第二阱区内掺杂离子向隔离结构内扩散，防止第一阱区和第二阱区内掺杂离子浓度降低，保证半导体器件的电隔离效果。
[0007]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:提供衬底，所述衬底包括第一区域和与所述第一区域相邻接的第二区域；在所述衬底内形成沟槽，所述沟槽包括第一部分以及与所述第一部分相邻接的第二部分，其中，所述沟槽的第一部分位于第一区域衬底内，所述沟槽的第二部分位于第二区域衬底内；对所述位于第一区域的沟槽进行第一掺杂处理，在所述沟槽的第一部分底部和侧壁表面形成第一阻挡层，所述第一阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷；对所述位于第二区域的沟槽进行第二掺杂处理，在所述沟槽的第二部分底部和侧壁表面形成第二阻挡层，所述第二阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷，且所述第二阻挡层和第一阻挡层捕获的缺陷类型不同；形成填充满所述沟槽的介质层；对所述第一区域衬底进行第三掺杂处理，在第一区域衬底内形成第一阱区；对所述第二区域衬底进行第四掺杂处理，在第二区域衬底内形成第二阱区，且所述第二阱区与第一阱区的掺杂类型相反。
[0008]可选的，所述第一阱区为N型阱区，第二阱区为P型阱区。
[0009]可选的，所述第一阻挡层捕获衬底内的点阵空位缺陷，所述第二阻挡层捕获衬底内的填隙原子缺陷。
[0010]可选的，所述第一掺杂处理的掺杂离子为氟离子、氮离子、含氟离子或含氮离子。
[0011]可选的，所述第一掺杂处理的掺杂离子为氮离子时，第一掺杂处理的工艺参数为:离子注入能量为lkev至lOkev,离子注入剂量为lE10atom/cm2至5E13atom/cm2。
[0012]可选的，所述第二掺杂处理的掺杂离子为碳离子或含碳离子。
[0013]可选的，所述第二掺杂处理的掺杂离子为碳离子时，第二掺杂处理的工艺参数为:离子注入能量为lkev至lOkev,离子注入剂量为lEllatom/cm2至5E15atom/cm2。
[0014]可选的，形成所述沟槽的工艺步骤包括:在所述第一区域和第二区域衬底表面形成缓冲层以及位于缓冲层表面的掩膜层，所述缓冲层以及掩膜层内具有开口 ；以所述具有开口的掩膜层为掩膜，刻蚀去除部分厚度的衬底，在所述衬底内形成沟槽。
[0015]可选的，所述缓冲层的材料为氧化硅，所述缓冲层的厚度为100埃至400埃。
[0016]可选的，所述第一掺杂处理的工艺步骤包括:在所述沟槽第二部分表面形成第一光刻胶层，所述第一光刻胶层还覆盖于第二区域的掩膜层表面；以所述第一光刻胶层为掩膜，对所述沟槽第一部分进行第一掺杂处理，在所述沟槽第一部分表面形成第一阻挡层。
[0017]可选的，所述介质层包括位于沟槽表面的线性氧化层、以及位于线性氧化层表面且填充满沟槽的绝缘层。
[0018]可选的，在形成所述线性氧化层之前或之后，进行第一掺杂处理和第二掺杂处理。
[0019]可选的，采用第三离子注入工艺进行所述第三掺杂处理，第三离子注入工艺的工艺参数为:注入离子为P、As或Sb，离子注入能量为5kev至lOOkev，离子注入剂量为3E12atom/cm2 至 3E13atom/cm2。
[0020]可选的，采用第四离子注入工艺进行所述第四掺杂处理，第四离子注入工艺的工艺参数为:注入离子为B、BF2、Ga或In，离子注入能量为lkev至60kev，离子注入剂量为3E12atom/cm2 至 3E13atom/cm2。
[0021]可选的，还包括步骤:在第一区域衬底表面形成第一栅极结构；在所述第一栅极结构两侧的衬底内形成第一掺杂区，且所述第一掺杂区掺杂类型与第一阱区掺杂类型相反；在第二区域衬底表面形成第二栅极结构；在所述第二栅极结构两侧的衬底内形成第二掺杂区，且所述第二掺杂区的掺杂类型与第二阱区掺杂类型相反。
[0022]本发明还提供一种半导体器件，包括:衬底，所述衬底包括第一区域和与所述第一区域相邻接的第二区域；位于所述衬底内的沟槽，所述沟槽包括第一部分以及与所述第一部分相邻接的第二部分，其中，所述沟槽的第一部分位于第一区域衬底内，所述沟槽的第二部分位于第二区域衬底内；位于所述沟槽的第一部分底部和侧壁表面的第一阻挡层，所述第一阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷；位于所述沟槽的第二部分底部和侧壁表面的第二阻挡层，所述第二阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷，且所述第二阻挡层和第一阻挡层捕获的缺陷类型不同；填充满所述沟槽的介质层；位于所述第一区域衬底内的第一阱区；位于所述第二区域衬底内的第二阱区，且所述第二阱区与第一阱区的掺杂类型相反。
[0023]可选的，所述第一阱区为N型阱区，所述第二阱区为P型阱区。
[0024]可选的，所述第一阻挡层捕获衬底内的点阵空位缺陷，所述第二阻挡层捕获衬底内的填隙原子缺陷。
[0025]可选的，所述第一阻挡层的掺杂离子为氟离子、氮离子、含氟离子或含氮离子；所述第二阻挡层的掺杂离子为碳离子或含碳离子。
[0026]可选的,还包括:位于第一区域衬底表面的第一栅极结构；位于第一栅极结构两侧衬底内的第一掺杂区，且所述第一掺杂区掺杂类型与第一阱区掺杂类型相反；位于第二区域衬底表面的第二栅极结构；位于第二栅极结构两侧衬底内的第二掺杂区，且所述第二掺杂区掺杂类型与第二阱区掺杂类型相反。
[0027]与现有技术相比，本发明的技术方案具有以下优点:
[0028]本发明实施例中，在衬底内形成沟槽，所述沟槽包括第一部分以及与所述第一部分相邻接的第二部分，其中，沟槽的第一部分位于第一区域衬底内，沟槽的第二部分位于第二区域衬底内；在沟槽的第一部分表面形成第一阻挡层，所述第一阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷；在沟槽的第二部分表面形成第二阻挡层，所述第二阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷，且所述第二阻挡层和第一阻挡层捕获的缺陷类型不同；形成填充满沟槽的介质层；在第一区域衬底内形成第一阱区；在第二区域衬底内形成第二阱区，且第二阱区与第一阱区的掺杂类型相反。由于第一阱区和第二阱区的掺杂类型相反，第一阱区和第二阱区内掺杂离子在衬底内扩散机制不同，扩散机制为利用点阵空位缺陷扩散或填隙原子缺陷扩散；而本发明实施例中，分别在沟槽第一部分和第二部分形成捕获缺陷类型不同的第一阻挡层和第二阻挡层，使得第一阻挡层阻挡第一阱区内掺杂离子的扩散，同时第二阻挡层阻挡第二阱区内掺杂离子的扩散；既防止了第一阱区内掺杂离子向介质层(即隔离结构)内扩散，又防止了第二阱区内掺杂离子向介质层内扩散，显著提高了半导体器件的电隔离效果，优化半导体器件的电学性能。
[0029]进一步，第一阱区为N型阱区，N型阱区内的掺杂离子主要通过衬底内的点阵空位缺陷扩散，而本发明实施例中第一阻挡层捕获衬底内的点阵空位缺陷，有效的阻挡第一阱区内掺杂离子向介质层扩散。第二阱区为P型阱区，P型阱区内掺杂离子主要通过衬底内的填隙原子缺陷扩散，而本发明实施例中第二阻挡层捕获衬底内的填隙原子缺陷，有效的阻挡第二阱区内掺杂离子向介质层扩散。
[0030]更进一步，所述第一掺杂处理的掺杂离子为氟离子或氮离子，所述氟离子或氮离子能够将点阵空位缺陷束缚在所述掺杂离子周围，通过限制点阵空位缺陷的移动，从而有效的阻止磷、砷或锑与点阵空位缺陷复合，进而抑制第一阱区内掺杂离子向介质层内扩散；第二掺杂处理的掺杂离子为碳离子，由于碳离子原子半径很小，容易挤进衬底的晶格间隙中，分布在填隙原子缺陷的四周，以阻挡填隙原子缺陷的移动，进而防止第二阱区内掺杂离子向介质层内扩散，提高半导体器件的电隔离效果。
[0031]本发明实施例还提供一种结构性能优越的半导体器件，包括:位于衬底内的沟槽，所述沟槽第一部分位于第一区域衬底内，沟槽第二部分位于衬底第二区域衬底内；位于沟槽第一部分表面的第一阻挡层，所述第一阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷；位于沟槽第二部分表面的第二阻挡层，所述第二阻挡层捕获衬底内的点阵空位缺陷或填隙原子缺陷，且所述第二阻挡层和第一阻挡层捕获的缺陷类型不同；填充满所述沟槽的介质层；位于所述第一区域衬底内的第一阱区；位于所述第二区域衬底内的第