光刻胶层213的形成工艺步骤可参考第一光刻胶层的形成工艺步骤，在此不再赘述。
[0103]本实施例中，所述第一区域I为PM0S区域，第一阱区215为N型阱区，所述第三掺杂处理214的掺杂离子为磷、砷或锑。
[0104]采用第三离子注入工艺进行所述第三掺杂处理214。作为一个具体实施例，所述第三离子注入工艺的工艺参数为:注入离子为磷离子，离子注入能量为5kev至lOOkev，离子注入剂量为 3E12atom/cm2 至 3E13atom/cm2。
[0105]在第三离子注入工艺过程中，所述离子注入工艺会对第一区域I衬底200造成一定程度的晶格损伤，使得衬底200内出现晶格缺陷，所述晶格缺陷为点阵空位缺陷和填隙原子缺陷。对于磷、砷或锑而言，衬底200内的点阵空位缺陷是主要的扩散增强剂，当磷、砷或锑与衬底200内的点阵空位缺陷相遇时，磷、砷或锑将落入所述点阵空位缺陷所在的位置，这一过程称为复合，磷、砷或锑遇见下一个点阵空位缺陷时则继续发生复合现象，使得磷、砷或锑得以在衬底200内扩散。若磷、砷或锑在线性氧化层211和衬底200交界的界面处扩散能力也较强时，磷、砷或锑容易扩散进入线性氧化层211和绝缘层212内，导致第一阱区215内的磷、砷或锑浓度下降，进而造成半导体器件的电隔离性能变差。
[0106]而本实施例中，在沟槽204 (请参考图9)第一部分表面形成有第一阻挡层207，所述第一阻挡层207的掺杂离子为氮离子、氟离子、含氮离子或含氟离子，所述氮离子、氟离子、含氮离子或含氟离子具有捕获点阵空位缺陷的作用，将所述点阵空位缺陷固定在氮离子、氟离子、含氮离子或含氟离子周围，减少点阵空位缺陷与磷、砷或锑相遇的概率，进而减少点阵空位缺陷与磷、砷或锑发生复合过程的概率，从而有效的抑制磷、砷或锑向线性氧化层211以及绝缘层212内扩散，防止第一阱区215内磷、砷或锑浓度减小，有效的保证半导体器件的电隔离效果。
[0107]在第三掺杂处理214之后，还包括步骤:对所述衬底200进行第三退火处理，所述第三退火处理能够在一定程度上修复第三离子注入工艺损伤，所述第三退火处理还能够激活第一阱区215内的掺杂离子。
[0108]本实施例中，在形成第一阱区215之前，对第一阻挡层207进行了第一退火处理。在其他实施例中，为了减少工艺成本，降低热预算，也可以在进行第三退火处理的同时对第一阻挡层进行第一退火处理。
[0109]还包括步骤:去除所述第三光刻胶层214。
[0110]请参考图13，在所述第一区域I的绝缘层212表面以及缓冲层201表面形成第四光刻胶层216 ;以所述第四光刻胶层214为掩膜，对第二区域II衬底200进行第四掺杂处理217，在第二区域II衬底200内形成第二阱区218。
[0111]所述第四光刻胶层216的形成工艺步骤可参考第一光刻胶层的形成工艺步骤，在此不再赘述。
[0112]本实施例中，所述第二区域II为NM0S区域，第二阱区218为P型阱区，所述第四掺杂处理217的掺杂离子为硼、镓或铟。
[0113]采用第四离子注入工艺进行所述第四掺杂处理217。作为一个具体实施例，所述第四离子注入工艺的工艺参数为:注入离子为硼离子，离子注入能量为lkev至60kev，离子注入剂量为 3E12atom/cm2 至 3E13atom/cm2。
[0114]在第四离子注入工艺过程中，所述第四离子注入工艺会对第二区域II衬底200造成一定程度的晶格损伤，使得第二区域II衬底200内出现晶格缺陷，所述晶格缺陷为点阵空位缺陷和填隙原子缺陷。对于硼、镓或铟而言，衬底200内的填隙原子缺陷是主要的扩散增强剂。当衬底200内的填隙原子缺陷移动时，硼、镓或铟将进入填隙原子所在的原始位置，当相邻的填隙原子缺陷继续移动时，则硼、镓或铟将继续移动至相邻的填隙原子缺陷所在的原始位置，使得硼、镓或铟在衬底200内扩散。若硼、镓或铟在线性氧化层211和衬底200交界的界面处扩散能力也较强时，硼、镓或铟容易扩散进入线性氧化层211和绝缘层212内，导致第二阱区218内的硼、镓或铟浓度下降，进而造成半导体器件的电隔离性能变差。
[0115]而本实施例中，在沟槽204 (请参考图9)第二部分内形成有第二阻挡层210，所述第二阻挡层210的掺杂离子为碳离子或含碳离子，由于碳离子的原子半径很小，所述碳离子容易挤进衬底200相邻原子之间，阻挡填隙原子缺陷的移动，进而减少硼、镓或铟占据填隙原子缺陷所在位置的概率，从而有效的抑制硼、镓或铟向线性氧化层211和绝缘层212内扩散，防止第二阱区218内硼、镓或铟浓度减小，有效的保证半导体器件的电隔离效果。
[0116]在第四掺杂处理217之后，还包括步骤:对所述衬底200进行第四退火处理，在所述第四退火处理能够在一定程度上修复第四离子注入工艺损伤，所述第四退火处理还能够激活第二阱区218内的掺杂离子。
[0117]本实施例中，在形成第二阱区218之前，对第二阻挡层210进行了第二退火处理。在其他实施例中，为了减少工艺成本，降低热预算，也可以在进行第四退火处理的同时对第二阻挡层进行第二退火处理。
[0118]还包括步骤:去除第四光刻胶层216 ;去除所述缓冲层201。
[0119]请参考图14，在所述第一区域I衬底200表面形成第一栅极结构，所述第一栅极结构包括第一栅介质层221、以及位于第一栅介质层221表面的第一栅电极层222 ;在所述第一栅极结构两侧的衬底200内形成第一掺杂区223，所述第一掺杂区223的掺杂类型与第一阱区215的掺杂类型相反。
[0120]所述第一栅极结构可以为替代栅结构、金属栅极结构或多晶硅栅极结构。所述第一栅介质层221的材料为氧化硅或高k介质材料，所述第二栅电极层222的材料为多晶硅、掺杂的多晶硅或导电金属。
[0121]本实施例中，第一区域I为PM0S区域，第一掺杂区223的掺杂类型为P型掺杂，所述第一掺杂区223的掺杂离子为硼、镓或铟。
[0122]所述隔离结构(即线性氧化层211和绝缘层212的叠层结构)电隔离第一掺杂区223以及第二阱区218。本实施例中，由于第二阻挡层210阻挡第二阱区218内的掺杂离子向隔离结构扩散，避免第二阱区218内的掺杂离子浓度降低，避免第二阱区218的电势场与第一掺杂区223的电势场之间的距离过近，从而提高半导体器件的电隔离效果。
[0123]若第二阱区218内的掺杂离子浓度减小，第二阱区218的掺杂离子向隔离结构扩散，则当半导体器件处于工作状态时，第二阱区218的电势场与第一掺杂区223的电势场之间的距离将变得很近，容易造成第二阱区218与第一掺杂区223发生漏电现象，造成半导体器件的电隔离效果变差。
[0124]请参考图15，在所述第二区域II衬底200表面形成第二栅极结构，所述第二栅极结构包括第二栅介质层231、以及位于第二栅介质层231表面的第二栅电极层232 ;在所述第二栅极结构两侧的第二区域II衬底200内形成第二掺杂区233，所述第二掺杂区233的掺杂类型与第二阱区218的掺杂类型相反。
[0125]所述第二栅极结构的材料可参考第一栅极结构的材料，在此不再赘述。
[0126]本实施例中，第二区域II为NM0S区域，第二掺杂区233的掺杂类型为N型掺杂，所述第二掺杂区233的掺杂离子为磷、砷或锑。
[0127]所述隔离结构(即线性氧化层211和绝缘层212的叠层结构)电隔离第二掺杂区233以及第一阱区215。由于第一阻挡层207阻挡第一阱区215内的掺杂离子向隔离结构扩散，避免第一阱区215内的掺杂离子浓度降低，避免第一阱区215的电势场与第二掺杂区233的电势场之间的距离过近，从而提高半导体器件的电隔离效果。
[0128]若第一阱区215内的掺杂离子浓度减少，第一阱区215的掺杂离子向隔离结构扩散，则当半导体器件处于工作状态时，第一阱区215的电势场与第二掺杂区233的电势场之间的距离将变得很近，容易造成第一阱区215与第二掺杂区233发生漏电现象，造成半导体器件的电隔离效果变差。
[0129]本实施例还提供一种半导体器件，请参考图15，所述半导体器件包括:
[0130]衬底200，所述衬底200包括第一区域I和与所述第一区域I相邻接的第二区域II;
[0131]位于所述衬底200内的沟槽，所述沟槽包括第一部分以及与所述第一部分相邻接的第二部分，其中，所述沟槽的第一部分位于第一区域I衬底200内，所述沟槽的第二部分位于第二区域II衬底200内；
[0132]位于所述沟槽的第一部分底部和侧壁表面的第一阻挡层207，所述第一阻挡层207捕获衬底200内的点阵空位缺陷或填隙原子缺陷；
[0133]位于所述沟槽的第二部分底部和侧壁表面的第二阻挡层210，所述第二阻挡层210捕获衬底200内的点阵空位缺陷或填隙原子缺陷，且所述第二阻挡层210和第一阻挡层207捕获的缺陷类型不同；
[0134]填充满所述沟槽的介质层；
[0135]位于所述第一区域I衬底200内的第一阱区215 ；
[0136]位于所述第二区域II衬底200内的第二阱区218，且所述第二阱区218与第一阱区215的掺杂类型相反。
[0137]所述衬底200的材料为硅、锗、锗化硅或砷化镓；所述衬底200还可以为绝缘体上的硅。所述第一区域I为PM0S区域或NM0S区