半导体器件的制作方法
【专利说明】半导体器件
[0001]相关串请的交叉引用
[0002]在此通过参考并入2014年8月7日提交的日本专利申请N0.2014-161040的全部公开内容，包括说明书、附图和摘要。
技术领域
[0003]本发明涉及半导体器件，并且提供一种适用于包括例如互连的半导体器件的技术。
【背景技术】
[0004]在一个DRAM构造中，在电容性元件下方的层中布置位线。例如，正如在日本未审专利申请公开N0.2002-134477 (JP-A-2002-134477)中所描述的，在这种构造中的位线典型地具有其中钨层被堆叠在氮化钛层上的结构。在JP-A-2002-134477中，位线被设置在氧化硅膜上。
【发明内容】
[0005]近年来，半导体器件在尺寸上愈发降低。相应地，互连的宽度也已日益降低。结果是，互连的电阻逐步地增加。例如互连的导体的电阻增加使得半导体器件的功耗增加并且降低了半导体器件的操作速度。因此希望降低被设置在互连层中的导体的电阻。其他的问题和新颖的特征将从本说明书的描述和附图中得以澄清。
[0006]根据本发明的一个实施例，提供一种半导体器件，其中导电层被设置在绝缘体层上方，并且包括第一层和第二层。所述绝缘体层由Si0(1 X)NX构成(其中x>0.1)。第一层包括TiN、TaN、WN、以及RuN中的至少一个。第二层被设置在第一层上方。
[0007]根据本发明的一个实施例，被设置在互连层中的导体的电阻可以得以降低。
【附图说明】
[0008]图1为描述了根据第一实施例的半导体器件的构造的横截面图；
[0009]图2为描述了根据形成在S1uX)NJ莫上的TiN膜的厚度的、TiN膜的薄片电阻值的曲线图；
[0010]图3为描述了根据形成在由Si0(1 X)NJ莫构成的绝缘体膜上的互连的宽度的、互连的电阻值的曲线图；
[0011]图4为图2所示每个样本的TiN膜的XRD图；
[0012]图5为图3所示每个样本的第二层的XRD图；
[0013]图6为图3所示每个样本的第二层的初始层(以低沉积速率形成的层)的XRD图；
[0014]图7为描述了图2所示每个样本的TiN膜的氧浓度在深度方向上的分布的SHIS分析结果的图示；
[0015]图8为描述了图3所示每个样本的互连的氧浓度在深度方向上的分布的SHIS分析结果的图示；
[0016]图9为描述了在图2所示每个样本的TiN中包含的氧浓度的图示；
[0017]图10为描述了根据第二实施例的半导体器件的构造的图示；
[0018]图11为描述了根据第三实施例的半导体器件的构造的图示；
[0019]图12包括描述了制备图11所描述的半导体器件的方法的横截面图；
[0020]图13A为描述了根据第四实施例的半导体器件的构造的横截面图；以及
[0021]图13B为图13A中所描述的存储器区域沿着垂直于图13A的方向的横截面的图不ο
【具体实施方式】
[0022]之后，参照附图对一些实施例进行描述。在所有的附图中，相类似的组件用相似的标记来指代，并且重复的描述适当地省略。
[0023]第一实施例
[0024]图1为描述了根据第一实施例的半导体器件SD的构造的横截面图。半导体器件SD包括衬底SUB、绝缘体膜ETS1以及互连INC1。绝缘体膜ETS1被设置在衬底SUB上，并且由S1u X)NX (其中在用X射线光电子能谱(XPS)分析的结果中x>0.5)构成。每个互连INC1被设置在绝缘体膜ETS1上，并且包括第一层ML1和第二层ML2。第一层ML1包括TiN、TaN、WN、以及RuN中的至少一个。第二层ML2被设置在第一层ML1上，并且由例如W的具有低于第一层ML1的电阻的材料形成。现在对该构造进行详细描述。
[0025]衬底SUB为包括例如硅的半导体衬底。晶体管TR1和晶体管TR2以及元件隔离膜ST1被设置在衬底SUB之中/之上。元件隔离膜ST1将具有晶体管TR1的区域(第一元件形成区域)和具有晶体管TR2的区域(第二元件形成区域)相隔离。元件隔离膜ST1由例如沟道隔离工艺形成，但是可以由硅的局部氧化(L0C0S)工艺形成。
[0026]晶体管TR1和晶体管TR2的每一个具有栅极绝缘膜、栅极电极GE、源极以及漏极。栅极绝缘膜例如通过对衬底SUB的热氧化来形成，但是也可以用其他的材料(例如，具有高于氧化硅的介电常数的材料)或其他的方法来形成。栅极电极GE由例如多晶硅膜形成，并且具有由侧壁SW覆盖的侧壁。然而，栅极电极GE可以由包括例如TiN的金属膜形成。侧壁SW例如由氧化硅膜和氮化硅膜中的至少一个形成。
[0027]在栅极电极GE的表面中设置硅化物SIL3。在晶体管TR1和晶体管TR2中的每一个的漏极表面中设置硅化物SIL1，并且在晶体管TR1和晶体管TR2中的每一个的源极表面中设置硅化物SIL2。硅化物SIL1至SIL3均为例如镍硅化物或钴硅化物，但是可以为其他金属的硅化物。晶体管TR1和晶体管TR2可以构造彼此相同或不同的电路。
[0028]多层互连层MINC被设置在衬底SUB上。在图1所描述的示例性情况中，多层互连层MINC具有这样一种构造，其中第一层间绝缘体膜INSL1、绝缘体膜ETS1、以及第二层间绝缘体膜INSL2按照这个顺序进行堆叠。在绝缘体膜ETS1上设置互连INC1。
[0029]层间绝缘体膜INSL1和层间绝缘体膜INSL2均由例如Si02、SiC0N以及S1C中的一个形成。层间绝缘体膜INSL1和层间绝缘体膜INSL2均优选地由与S1jg比更少释放氧的材料(例如，SiC0N或S1C)形成。层间绝缘体膜INSL1和层间绝缘体膜INSL2均可以是这种材料的多孔膜。这些元素被以各种比率包含在层间绝缘体膜INSL1和层间绝缘体膜INSL2的每一个中。层间绝缘体膜INSL1和层间绝缘体膜INSL2中的每一个可以至少部分地包括SiN膜。
[0030]绝缘体膜ETS1由S1u X)NX构成，其中χ>0.1，优选地χ>0.5，并且可接受地χ = 1。绝缘体膜ETS1具有比层间绝缘体膜INSL1的厚度更小的厚度，例如，10nm到lOOnm，优选地为30nm到70nm。由于绝缘体膜ETS1具有与层间绝缘体膜INSL2相比更高的蚀刻选择性，所以其用作用于在层间绝缘体膜INSL2中形成耦合孔的蚀刻停止层。
[0031]在绝缘体膜ETS1上设置互连INC1。互连INC1具有这样一种构造，其中作为互连INC1的主要部分的第二层ML2被堆叠在作为阻挡金属膜的第一层ML1上。互连INC1具有例如为65nm或更少的宽度。宽度可以为28nm或更少。
[0032]第一层ML1包括TiNy、TaNy、WNy、以及RuNy中的至少一个(其中0〈y〈l)。例如，第一层ML1包括TiN膜、TaN膜、WN膜、以及RuN膜中的一个。在第一层ML1的这种材料中，优选的是0.5<y<l0第一层ML1具有例如为2.5nm到50nm的厚度。第一层ML1由例如反应溅射工艺形成。
[0033]第二层ML2由例如W膜、A1膜、AlCu膜以及AlSiCu膜中的一个形成。第二层ML2具有例如为30nm到lOOnm的厚度。第二层ML2由例如溅射工艺形成。
[0034]互连INC1经由嵌入在层间绝缘体膜INSL1和绝缘体膜ETS1中的接触C0N1而被耦合到晶体管TR1的源极和漏极中的一个。接触C0N1位于被设置在层间绝缘体膜INSL1和绝缘体膜ETS1中的耦合孔中，并且由例如包括Ti