介电层DIE以及第二电极EL2按照此顺序进行堆叠的构造。
[0077]第一电极ELI沿着每个沟槽TRN3的底部和侧面而设置，并且采用与互连INC1的第一层ML1的材料相同的材料形成。第一电极ELI具有例如5nm到20nm的厚度。介电层DIE被设置在第一电极ELI上，并且用例如氧化锆来形成。第二电极EL2具有其中TiN膜和W膜被堆叠的构造，并且填充了沟槽TRN3的剩余空间。
[0078]在沟槽TRN3的侧面上方设置第三绝缘体膜INSL3。第三绝缘体膜INSL3具有类似于第三实施例中的第二绝缘体层INSL12的构造。特别地，第三绝缘体膜INSL31为Si0(1 x)Nx(其中x>0.1)膜并且具有例如5nm或更少的厚度。第一电极ELI部分地与第三绝缘体膜INSL31相接触。
[0079]过孔VA2嵌入在层间绝缘体膜INSL3中，同时耦合到第二电极EL2。
[0080]在图13A所示的示例性情况中，互连INC1用作位线并且接触C0N2耦合到电容性元件CP的第一电极ELI。过孔VA1穿透层间绝缘体膜INSL2、INSL3以及INSL4。接触C0N3穿透层间绝缘体膜INSL1、INSL2、INSL3以及INSL4。
[0081]在逻辑区域LR中，在层间绝缘体膜INSL1上没有设置互连。而是接触C0N3穿透层间绝缘体膜INSL1、INSL2、INSL3以及INSL4，因此在层间绝缘体膜INSL4之上的层中的未描绘出的互连被耦合到晶体管TR2。
[0082]现在描述制备根据第四实施例的半导体器件SD的方法。首先，在衬底SUB中/在衬底SUB上顺序地形成元件隔离膜ST1、晶体管TR1、晶体管TR2、层间绝缘体膜INSL1、绝缘体膜ETS1、互连INC1和互连INC2、层间绝缘体膜INSL2、接触C0N1和接触C0N2、以及接触C0N3的部分，每个部分嵌入在层间绝缘体膜INSL1和层间绝缘体膜INSL2中。这些组件采用与第一实施例中相同的工艺来形成。
[0083]接着，在层间绝缘体膜INSL2上方形成层间绝缘体膜INSL3。例如，层间绝缘体膜INSL3的形成工艺和层间绝缘体膜INSL2的形成工艺相同。接着，在层间绝缘体膜INSL3中形成沟槽TRN3。沟槽TRN3穿透层间绝缘体膜INSL3。接触C0N2的较上端暴露在沟槽TRN3的底部上。
[0084]接着，在沟槽TRN3的侧面上方形成第三绝缘体膜INSL31。第三绝缘体膜INSL31的形成工艺与在第三实施例中描述的第二绝缘体膜INSL12的形成工艺相同。
[0085]接着，将要成为第一电极ELI的膜、将要成为介电层DIE的膜、以及将要成为第二电极EL2的膜按照这个顺序被堆叠在沟槽TRN3的底部和侧面上方以及层间绝缘体膜INSL3上方。接下来，去除位于层间绝缘体膜INSL3上的膜。结果是，形成了电容性元件CP。
[0086]接着，在层间绝缘体膜INSL3上方形成层间绝缘体膜INSL4。接着，在层间绝缘体膜INSL4中形成将被过孔VA2填充的耦合孔。在这一步骤中，将由接触C0N3填充的耦合孔以及将被过孔VA1填充的耦合孔也形成在层间绝缘体膜INSL3和层间绝缘体膜INSL4中。接着，用过孔VA1、过孔VA2以及接触C0N3来填充这种耦合孔。
[0087]在第四实施例中，如同第一实施例一样，互连INC1和互连INC2均具有低电阻。由于互连INC1用作位线，互连INC1的低电阻导致了高速的存储器操作。在沟槽TRN3的侧面上方设置了第三绝缘体膜INSL31。第三绝缘体膜INSL31采用与第一实施例中的绝缘体膜ETS1相同的材料形成。因此，构成了第一电极ELI的金属膜具有大的晶粒尺寸，导致了第一电极ELI的低电阻。
[0088]此外，第一电极ELI具有由于大的晶粒尺寸产生的高结晶度。因此，介电层DIE具有高介电常数的晶相。结果是，电容性元件CP具有大的电容。
[0089]虽然上面根据一些实施例对发明人所做出的发明进行了详细的描述，然而本发明并不应限于此，并且应当理解的是，在未背离本发明主旨的范围内可以做出各种修改或改变。
【主权项】
1.一种半导体器件，包括: 衬底； 绝缘体膜，被设置在所述衬底上方并且由S1(1 X)NX (其中x>0.1)构成；以及 互连，被设置在所述绝缘体膜上方， 其中所述互连包括第一层和被设置在所述第一层上方的第二层， 其中所述第一层包括TiN、TaN、WN以及RuN中的至少一个，并且 其中所述第二层为W层。2.根据权利要求1的半导体器件，进一步包括: 层间绝缘体膜，被设置在所述衬底上方， 其中所述绝缘体膜被设置在所述层间绝缘体膜上方，并且比所述层间绝缘体膜薄。3.根据权利要求2的半导体器件，其中所述绝缘体膜具有10nm到lOOnm的厚度。4.根据权利要求1的半导体器件，其中所述第一层具有2at%或更少的氧浓度。5.一种半导体器件，包括: 衬底； 多层互连层，被设置在所述衬底上方； 位线，被设置在所述多层互连层的第一绝缘体层上方； 电容性元件，被设置在所述多层互连层的所述第一绝缘体层之上的层中；以及晶体管，被设置在所述衬底中/被设置在所述衬底上，并且将所述位线耦合到所述电容性元件， 其中所述第一绝缘体层由S1(1 X)NX(其中x>0.1)构成，并且 其中所述位线包括第一层和被设置在所述第一层上方的第二层， 其中所述第一层包括TiN、TaN、WN以及RuN中的至少一个，并且 其中所述第二层由具有比所述第一层更低的电阻的材料形成。6.一种半导体器件，包括: 衬底； 绝缘体层，被设置在所述衬底上方，并且具有沟槽；以及 填充所述沟槽的导电层， 其中所述沟槽的至少侧面由S1(1 X)NX(其中x>0.1)膜构成，并且 其中所述导电层包括被设置在所述沟槽的侧面和底部上方的第一层，并且 其中所述第一层包括TiN、TaN、WN以及RuN中的至少一个。7.根据权利要求6的半导体器件，其中所述绝缘体层为S1{1 X)NJ莫。8.根据权利要求6的半导体器件， 其中所述绝缘体层包括具有所述沟槽的第一绝缘体膜以及被设置在所述沟槽的侧面上方的第二绝缘体膜， 其中所述第二绝缘体膜为S1(1 X)NJ莫。9.根据权利要求6的半导体器件，其中所述导电层用作互连，并且包括被设置在所述第一层上方的W层。10.根据权利要求7的半导体器件，进一步包括填充所述沟槽的电容性元件， 其中所述导电层用作所述电容性元件的下电极。11.一种半导体器件，包括: 绝缘体膜； 互连，被设置在所述绝缘体膜上方；以及 阻挡金属膜，位于所述互连和所述绝缘体膜之间， 其中所述绝缘体膜由与S1jg比更少释放氧的材料形成，并且其中在sms分析中的氧浓度在所述阻挡金属膜的厚度方向上的分布关于所述阻挡金属膜的厚度中心是对称的。
【专利摘要】设置在互连层中的导体被允许具有低电阻。在衬底上方设置绝缘体膜，绝缘体膜由SiO(1-x)Nx(其中在XRD分析结果中x>0.5)构成。在绝缘体膜上方设置互连，互连包括第一层和第二层。第一层包括TiN、TaN、WN以及RuN中的至少一个。第二层被设置在第一层上方，并且由例如W的具有低于第一层的电阻的材料形成。
【IPC分类】H01L23/528, H01L23/532, H01L27/108
【公开号】CN105374797
【申请号】CN201510476953
【发明人】小仓卓, 宇佐美达矢, 儿玉哲, 上野秀一郎, 伊藤聪, 伊藤孝政
【申请人】瑞萨电子株式会社
【公开日】2016年3月2日
【申请日】2015年8月6日
【公告号】US20160043036