半导体电容结构的制作方法
【技术领域】
[0001]本发明涉及半导体技术领域，尤其涉及一种可用于高电压维持(high voltagesustain)的具有高电容密度的半导体电容结构，该半导体电容结构可以应用于28nm以下半导体工艺。
【背景技术】
[0002]在半导体制造工艺中，由MIM(metal-1nsulator_metal，金属-绝缘物-金属)电容结构构成的金属电容，广泛应用于ULSI (Ultra Large Scale Integrat1n，超大规模集成)设计中。由于具有Μ頂电容结构的金属电容在耗尽区具有更低的电阻、不显著的寄生效应以及不存在感应电压偏移，因此该金属电容一般作为半导体电容设计的主要选择。
[0003]但是，由于Μ頂电容结构的制造成本非常昂贵(主要因为制造工艺中需要附加光掩膜)，以及由于随着先进半导体制造工艺技术的发展，成本变得更加显著，因此根据更加经济的半导体制造工艺技术的需要，研制了仅使用标准CMOS (complementary metal oxidesemiconductor，互补金属氧化物半导体)制造工艺的M0M(metal-oxide_metal，金属-氧化物-金属)结构的叉指(interdigitated)金属电容。
[0004]在现有技术中，定义了多层叉指(multilevel interdigitated)半导体电容结构。其中，该多层叉指半导体电容结构至少包括:多个奇数层、多个偶数层和多个电介质层。该多个奇数层和多个偶数层包括:第一电极和第二电极。多个奇数层中的第一电极通过第一总线耦接至多个偶数层中的第一电极。类似地，多个奇数层中的第二电极通过第二总线耦接至多个偶数层中的第二电极。
[0005]请一并参考图1和图2。图1是现有的多层叉指半导体电容结构的奇数层10的简化示意图，图2是现有的多层叉指半导体电容结构的偶数层20的简化示意图。如图1所不，奇数层10包括:第一电极11和第二电极15。第一电极11包括:第一片段(sect1n) 12和多个平行排列的第二片段13。该第一片段12包括:第一部分12A和第二部分12B。第一部分12A和第二部分12B分别构成L形的第一片段12的两条线(two strokes)。多个平行排列的第二片段13连接(join)第一片段12的第一部分12A，并且彼此通过一预定距离隔开。第二电极15包括:第一片段16和多个平行排列的第二片段17。第一片段16包括:第一部分16A和第二部分16B。第一部分16A和第二部分16B分别构成L形的第一片段16的两条线。多个平行排列的第二片段17连接第一片段16的第一部分16A，并且彼此通过一预定距离隔开。第一电极11的多个第二片段13和第二电极15的多个第二片段17以平行的方式互相交叉。
[0006]如图2所不，偶数层20包括:第一电极21和第二电极25。第一电极21包括:第一片段22和多个平行排列的第二片段23。第一片段22包括:第一部分22A和第二部分22B。第一部分22A和第二部分22B分别构成L形的第一片段22的两条线。多个平行排列的第二片段23连接第一片段22的第一部分22A，并且彼此通过一预定距离隔开。第二电极25包括:第一片段26和多个平行排列的第二片段27。第一片段26包括:第一部分26A和第二部分26B。第一部分26A和第二部分26B分别构成L形的第一片段26的两条线。多个平行排列的第二片段27连接第一片段26的第一部分26A，并且彼此通过一预定距离隔开。第一电极21的多个第二片段23和第二电极25的多个第二片段27以平行的方式彼此交叉。图1中第一电极11的第二片段13垂直于图2中第一电极21的第二片段23。
[0007]但是，在现有的多层叉指半导体电容结构中，由于金属间距(pitch)(例如:图1中第一电极11的第二片段13和第二电极15的第二片段17之间的间距)之间的介电参数的值比较低(即低k值(low-k)，如2.63)，因此需要增大金属间距来得到更好的可靠性(例如，当电压为6.6V时，需要金属间距为0.18微米)，但是这将引起巨大的电容减少。另外，由于28nm以下半导体工艺的特性和PA(功率放大器)设计中的大电压摆幅(如6v)，因此需要创新的半导体电容结构来满足高电压的可靠性问题(即用于高电压维持)。
【发明内容】
[0008]有鉴于此，本发明实施例提供了一种半导体电容结构，具有高电容密度，可用于高电压维持。
[0009]本发明实施例提供了一种半导体电容结构，包括:
[0010]第一金属层，作为所述半导体电容结构的第一电极的一部分，所述第一金属层包括:第一部分，具有第一图案；以及第二部分，连接至所述第一部分；
[0011]第二金属层，作为所述半导体电容结构的第二电极的一部分；以及
[0012]第一介电层，形成于所述第一金属层和所述第二金属层之间。
[0013]其中，所述第一部分包括:多个彼此平行排列的片段，所述片段构成所述第一图案。
[0014]其中，所述片段具有转弯。
[0015]其中，所述片段之间的间距为0.05微米，所述片段的宽度为0.09微米。
[0016]其中，所述第二金属层包括:
[0017]第三部分，具有第二图案；以及
[0018]第四部分，连接至所述第三部分。
[0019]其中，所述第一部分和所述第三部分互相垂直对称，并且所述第一图案与所述第二图案相同。
[0020]其中，所述第三部分包括:多个互相平行排列的片段，所述片段构成所述第二图案。
[0021]其中，所述片段具有转弯；
[0022]和/或，所述片段之间的间距为0.05微米，所述片段的宽度为0.09微米。
[0023]其中，所述第一图案中的片段与所述第二图案中的片段重叠。
[0024]其中，进一步包括:
[0025]第三金属层，作为所述半导体电容结构的第一电极的另一部分；以及
[0026]第二介电层，形成于所述第三金属层和所述第二金属层之间。
[0027]其中，所述第三金属层包括:
[0028]第五部分，具有第三图案；以及
[0029]第六部分，连接至所述第三部分。
[0030]其中，所述第五部分包括:多个互相平行排列的片段，所述片段构成所述第三图案。
[0031]其中，所述片段具有转弯；
[0032]和/或，所述片段之间的间距为0.05微米，所述片段的宽度为0.09微米。
[0033]其中，所述第一图案中的片段和所述第三图案中的片段重叠。
[0034]其中，所述第一图案为多边形、椭圆形和圆形中之一；
[0035]或者，所述第二金属层包括:第三部分，具有第二图案；以及第四部分，连接至所述第三部分；其中，所述第二图案为多边形、椭圆形和圆形中之一；
[0036]或者，进一步包括:第三金属层，作为所述半导体电容结构的第一电极的另一部分；以及第二介电层，形成于所述第三金属层和所述第二金属层之间；所述第三金属层包括:第五部分，具有第三图案；以及第六部分，连接至所述第三部分，其中，所述第三图案为多边形、椭圆形和圆形中之一。
[0037]其中，所述第二金属层为金属板；
[0038]和/或，所述半导体电容结构为金属-氧化物-金属型电容结构；
[0039]和/或，所述半导体电容结构应用于28nm以下半导体工艺。
[0040]其中，所述第一金属层和所述第二金属层之间的间距为0.075?0.095微米。
[0041]本发明实施例的有益效果是:
[0042]本发明实施例，由于介电层设置于第一金属层和第二金属层之间，所以具有更高的电容密度，从而可以用于高电压维持。
【附图说明】
[0043]图1是现有多层叉指半导体电容结构的奇数层的简化示意图；
[0044]图2是现有多层叉指半导体电容结构的偶数层的简化示意图；
[0045]图3是根据本发明第一实施例的半导体电容结构的奇数金属层的简化示意图；
[0046]图4是根据本发明第一实施例的半导体电容结构的偶数金属层的简化示意图；
[0047]图5是根据本发明第一实施例的半导体电容结构的简化的横截面示意图；
[0048]图6是根据本发明第二实施例的半导体电容结构的奇数金属层的简化示意图；
[0049]图7是根据本发明第二实施例的半导体电容结构的偶数金属层的简化示意图；
[0050]图8是根据本发明第二实施例的半导体电容结构的简化的横截面示意图；
[0051]图9是根据本发明第三实施例的另一金属层的简化示意图。
【具体实施方式】
[0052]为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0053]在本申请说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异作为区分组件的方式，而是以组件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“耦接”一词在此为包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。
[0054]本发明实施例所描述的半导体电容结构采用电容制造技术来使MOM(metal-oxide_metal，金属-氧化物-金属)电容结构具体化。作为该半导体电容结构的实现方案，其不需要超过标准CMOS制造工艺的额外工艺成本。换言之，本发明实施例中的电容包括:作为导电材料的金属层和作为介电材料的氧化层。但是，本领域技术人员能够理解:本发明的实现不需要限制于如下文中公开的实施例。其它已知或者新的导电材料或介电材料也可以用来实现本发明的电容结构。
[0055]请一并参考图3和图4。图3是根据本发明第一实施例的半电体电容结构的奇数金属层30的简化示意图，以及图4是根据本发明第一实施例的半导体结构的偶数金属层的简化示意图。一般而言，通过交叉(interlacing)和堆叠(stacking)多个图3所示的奇数金属层30和多个图4所示的偶数金属层40来表示(formulate)根据本发明实施例的半导体电容结构。换言之，在一奇数金属层30的顶部上叠加一偶数金属层40，进一步在该偶数金属层40的顶部上叠加另一奇数金属层，以及以同样的方法继续，以便于通过交叉和堆叠多个奇数金属层30和多个偶数金属层40而制成半导体电容结构。另外，在每个奇数/偶数金属层30、40和它相邻的偶数/奇数金属层