具有稳定结构的半导体器件及其制造方法
【专利说明】
[0001] 相关申请的交叉引用
[0002] 本申请要求2014年8月28日向韩国知识产权局提交的申请号为 10-2014-0113298的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003] 本发明涉及一种半导体器件及其制造方法，尤其涉及一种三维半导体器件及其制 造方法。
【背景技术】
[0004] 非易失性存储器是一种即使电源中断仍然保持所存储数据的存储器。近来，由于 在硅衬底上将存储器单元形成为单层的二维存储器件的集成度的改进已经达到极限，已经 提出了三维非易失性存储器，所述三维非易失性存储器具有位于硅衬底上的垂直层叠的存 储器单元。
[0005] 三维存储器件包括交替层叠的层间绝缘层和字线以及从中穿过的沟道层，并且存 储器单元沿沟道层层叠。此外，接触插塞（contact plug)分别连接至层叠的字线，因此选 择性地操作所期望的存储器单元。
[0006] 然而，为了实现上述结构，应当形成具有不同深度的接触插塞，因此工艺难度很 高。此外，由于接触插塞穿过字线，因此存在引起桥接的可能性。
【发明内容】
[0007] 本发明的一个方面提供一种半导体器件，其包括层叠结构，所述层叠结构包括交 替层叠的导电层和绝缘层。所述半导体器件还包括被配置为穿过层叠结构的半导体图案。 所述半导体器件还包括分别电耦合至导电层的接触插塞。每个导电层包括具有第一厚度的 第一区域和电耦合至第一区域且具有比第一厚度更大厚度的第二厚度的第二区域，并且下 导电层的第二区域位于上导电层的第二区域之下。
[0008] 本发明的一个方面提供一种制造半导体器件的方法，包括：形成交替层叠牺牲层 和绝缘层且限定第一区域和第二区域的层叠结构。所述方法还包括形成穿过所述层叠结构 的第一区域的第一狭缝和穿过所述第二区域的第二狭缝。所述方法还包括在层叠结构上形 成覆盖所述第二狭缝且暴露所述第一狭缝的掩模图案。此外，所述方法包括通过所述第一 狭缝去除所述第一区域的牺牲层，且形成第一开口。所述方法还包括在所述第一开口中形 成第一导电层。所述方法还包括形成填充所述第一狭缝的第一狭缝绝缘层。所述方法还包 括通过所述第二狭缝去除所述第二区域的牺牲层，且形成第二开口。此外，所述方法还包括 刻蚀所述绝缘层的部分厚度以扩大所述第二开口的厚度。此外，所述方法包括在所述第二 开口中形成第二导电层。
[0009] 本发明的一个方面提供一种半导体器件，包括交替层叠的导电层和绝缘层。所述 半导体器件还包括电耦合至所述导电层的焊盘区的接触插塞。每个导电层包括厚度比所述 焊盘区厚度更小的单元区和配置在上导电层的区域之下的下导电层的区域。
【附图说明】
[0010]图1是说明根据本发明的实施例的半导体器件的结构的立体图；
[0011] 图2A至7A和图2B至7B是说明根据本发明的实施例的制造半导体器件的方法的 视图；
[0012] 图8和图9是说明根据本发明的实施例的存储系统的结构的框图；以及
[0013] 图10和图11是说明根据本发明的实施例的计算系统的结构的框图。
【具体实施方式】
[0014] 在下文中，将参考附图详细描述本发明的实施例。在以下描述和附图中，将省略已 知功能或结构的详细描述，如果其以不必要的细节对本发明造成混淆。此外，本发明可以用 不同形式实现，而不应解释为局限于上述实施例。提供本文描述的实施例仅是为了使得本 发明所属技术领域人员能够实现本发明的发明构思。本发明针对一种具有稳定结构的半导 体器件及其制造方法。
[0015] 贯穿说明书，应当理解当一部分"电耦合至"另一部分时，所述部分可以是"直接电 耦合至"所述另一部分，或所述部分可以是通过这两部分之间的中间元件"间接电耦合至" 所述另一部分。贯穿说明书，应当理解当一部分"包括"另一部分时，在没有相反说明的情 况下，所述部分不排除另外的元素，而是可以包括另外的元素。
[0016] 参考图1，描述了说明根据本发明的实施例的半导体器件的结构的立体图。
[0017] 在图1中，根据本发明的实施例的半导体器件包括层叠结构ST，层叠结构ST包括 交替层叠的导电层11和绝缘层12。此外，层叠结构ST的一个侧壁可以被图案化为阶梯形。 这里，每个阶梯可以包括至少一个导电层11和至少一个绝缘层12,且导电层11或绝缘层 12可以被配置作为每个阶梯的最上层。
[0018] 导电层11可以是选择晶体管或存储器单元的栅电极。另外，还可以形成围绕导电 层11的阻挡层13。例如，导电层11可以包括导电材料诸如钨（W)、氮化钨（WNx)等。此外， 阻挡层13可以包括导电材料诸如钛（Ti)、钽（Ta)、氮化钛（TiN)、氮化钽（TaN)等。此外， 虽然未显示在图中，但是还可以在导电层11中形成非导体材料层诸如氧化物层、氮化物层 等，或可以包括缝隙（seam)。
[0019] 每个导电层11可以包括第一区域R1和电耦合至第一区域R1的第二区域R2。这 里，第一区域R1是配置有存储串的单元区。此外，第二区域R2可以是电耦合有接触插塞CP 的焊盘区。第一区域R1可以具有第一厚度T1，第二区域R2可以具有比第一厚度T1更大的 第二厚度T2。例如，导电层11的第二区域R2可以是阶梯形，并且下导电层11的第二区域 R2可以位于上导电层11的第二区域R2之下。在以上情况下，导电层11的第一区域R1具 有大体相同的长度，而下导电层11的第二区域R2具有比上导电层11的第二区域R2更大 的长度。在图中，虽然每个阶梯具有大体相同的宽度W1，但是所述宽度W1可以沿上部方向 上减少或增加。
[0020] 绝缘层12被配置为使栅电极电绝缘。例如，绝缘层12可以包括氧化物、氮化物等。 绝缘层12可以具有与导电层11大体相同的厚度或不同厚度。例如，绝缘层12可以具有与 导电层11的第一区域R1的厚度大体相同的厚度。此外，最上层绝缘层12可以具有比其余 的绝缘层12更大的厚度。
[0021] 半导体器件还可以包括穿过层叠结构ST的半导体图案S。这里，半导体图案S可 以包括掺杂多晶硅、无掺杂多晶硅等。半导体图案S可以被定位为穿过导电层11的第一区 域R1，并且作为存储串的沟道层。此外，邻近第二区域R2定位的一些半导体图案S可以作 为虚设沟道层。
[0022] 半导体器件还可以包括穿过层叠结构ST且位于半导体图案S之间的狭缝绝缘层 SLI。例如，狭缝绝缘层SLI可以具有从导电层11的第一区域R1延伸到第二区域R2的线 状。在图中，狭缝绝缘层SLI仅仅被描述为具有直线形状。但是，狭缝绝缘层SLI可以是弯 曲状的。此外，狭缝绝缘层SLI可以被形成为在单独的过程中形成的多个绝缘层电耦合的 形状。狭缝绝缘层SLI可以被形成为在具有阶梯形状的第二区域R2的每个阶梯上具有岛 形。
[0023] 根据上述结构，每个导电层11在第二区域R2中具有比在第一区域R1中更大的厚 度。此外，下导电层11的第二区域R2配置在上导电层11的第二区域R2之下。如上所述， 第二区域R2、例如焊盘区的厚度是选择性增加的。因此，当形成接触插塞CP时，可以避免导 电层11之间的桥接。此外，层叠结构ST的厚度可以减小。
[0024] 参考图2A至7A和图2B至7B，描述了说明根据本发明的实施例的制造半导体器 件的方法的视图。每个编号的图A说明半导体器件的布局，每个编号的图B说明沿每幅图 A的线A-A'截取的截面图。
[0025] 在图2A和2B中，形成交替层叠牺牲层21和第一绝缘层22的层叠结构ST。这里， 层叠结构可以包括第一区域R1至第三区域R3。例如，第一区域R1可以是单元区，第二区 域R2可以是接触区，第三区域R3可以是备用区。第三区域R3位于第一区域R1和第二区 域R2之间，是备用区。在第一区域R1中的牺牲层21的后续去除工艺期间，第三区域R3防 止第二区域R2的牺牲层21的去除。因此，第三区域R3的宽度W2被确定为保持第一区域 R1的第一狭缝SL1与第二区域R2的第二狭缝SL2之间的适当距离。例如，第三区域R3的 宽度W2可以在400至600 A范围。
[0026] 牺牲层21可以用作形成选择晶体管、存储器单元晶体管等的栅电极。此外，第一 绝缘层22可以用作使层叠的栅电极电分离。牺牲层21可以由相对于第一绝缘层22具有高 刻蚀选择性的材料形成。例如，牺牲层21可以由氮化物等形成，第一绝缘层22可以由氧化 物等形成。此外，牺牲层21可以形成与第一绝缘层22大体相同的厚度，或形成不同厚度。
[0027] 然后，形成穿过层叠结构ST的半导体图案23。例如，形成穿过层叠