半导体封装结构的制作方法
【技术领域】
[0001 ] 本发明涉及半导体技术领域，尤其涉及一种半导体封装结构(packageassembly)，例如混合的DRAM (Dynamic Random Access Memory，动态随机存取存储器)封装结构。
【背景技术】
[0002]POP (Package-on-Package，叠层封装)结构是一种用于垂直地组合分开的S0C(SyStem-0n-Chip，片上系统)和存储器封装的集成电路封装方法。使用标准界面(standard interface)来安装(如堆叠)两个或更多的封装于彼此的顶上，从而在该两个或更多的封装之间路由信号。POP封装结构允许设备具有更高的元件密度，该设备例如为移动电话、个人数字助理(Personal Digital Assistant，PDA)和数码相机。
[0003]对于具有增强集成水平和改进了性能、带宽、延迟、功率、重量和形状因子(formfactor)的存储器应用，信号垫与接地垫的比率在改善耦合效应中变得重要。
[0004]如此，期望创新的半导体封装结构。
【发明内容】
[0005]有鉴于此，本发明实施例提供了一种半导体封装结构，具有更好的性能。
[0006]本发明实施例提供了一种半导体封装结构，包括:第一半导体封装和堆叠于所述第一半导体封装上的第二半导体封装；
[0007]所述第一半导体封装，包括:
[0008]第一半导体裸芯片，所述第一半导体裸芯片上具有第一连接垫；
[0009]第一通孔，设置于所述第一半导体裸芯片之上，并且耦接至所述第一连接垫；以及
[0010]第一动态随机存取存储器裸芯片，安装于所述第一半导体裸芯片之上，并且耦接至所述第一通孔；
[0011]所述第二半导体封装，包括:
[0012]主体，具有裸芯片接触面和位于所述裸芯片接触面对面的凸块接触面；以及
[0013]第二动态随机存取存储器裸芯片，安装于所述裸芯片接触面之上，并且由接合线耦接至所述主体；
[0014]其中，所述第一动态随机存取存储器裸芯片的输入/输出引脚的数量不同于所述第二动态随机存取存储器裸芯片的输入/输出引脚的数量。
[0015]其中，所述第一动态随机存取存储器裸芯片的输入/输出引脚的数量大于所述第二动态随机存取存储器裸芯片的输入/输出引脚的数量的8倍。
[0016]其中，所述第一动态随机存取存储器裸芯片具有硅通孔内连结构，所述硅通孔内连结构穿过所述第一动态随机存取存储器裸芯片。
[0017]其中，所述第一半导体封装进一步包括:
[0018]重分布层结构，所述重分布层结构上具有第一导电迹线；
[0019]其中，所述第一半导体裸芯片和所述第一动态随机存取存储器裸芯片耦接于所述第一导电迹线。
[0020]其中，所述第一动态随机存取存储器裸芯片位于所述第一半导体裸芯片和所述重分布层结构之间。
[0021]其中，所述第一半导体封装结构进一步包括:
[0022]模塑料，围绕所述第一半导体裸芯片和所述第一动态随机存取存储器裸芯片，并且与所述重分布层结构、所述第一半导体裸芯片和所述第一动态随机存取存储器裸芯片接触；以及
[0023]第一导电结构，设置在所述重分布层结构中远离所述第一半导体裸芯片的表面之上，并且所述第一导电结构耦接至所述第一导电迹线。
[0024]其中，所述第二半导体封装通过第二通孔耦接至所述第一导电迹线，所述第二通孔穿过位于所述第二半导体封装和所述重分布层结构之间的所述模塑料。
[0025]其中，所述第二通孔围绕所述第一半导体裸芯片。
[0026]其中，所述第一半导体裸芯片通过第三通孔耦接至所述第一导电迹线，所述第三通孔穿过所述第一半导体裸芯片和所述重分布层结构之间的所述模塑料。
[0027]其中，所述第三通孔围绕所述第一动态随机存取存储器裸芯片。
[0028]其中，进一步包括:基底，其中所述第一和第二半导体封装通过导电结构安装于所述基底之上。
[0029]本发明提供了一种半导体封装结构，包括:第一半导体封装和堆叠于所述第一半导体封装上的第二半导体封装；
[0030]所述第一半导体封装，包括:
[0031]半导体裸芯片，所述半导体裸芯片之上具有连接垫；以及
[0032]第一通孔，设置在所述半导体裸芯片之上，并且耦接至所述连接垫；
[0033]所述第二半导体封装，包括:
[0034]主体，具有裸芯片接触面和位于所述裸芯片接触面对面的凸块接触面；以及
[0035]第一动态随机存取存储器裸芯片，安装于所述凸块接触面之上，并且耦接至所述主体；以及
[0036]第二动态随机存取存储器裸芯片，安装于所述裸芯片接触面之上，并且由接合线耦接至所述主体；
[0037]其中，所述第一动态随机存取存储器裸芯片的输入/输出引脚的数量不同于所述第二动态随机存取存储器裸芯片的输入/输出引脚的数量。
[0038]其中，所述第一动态随机存取存储器裸芯片的输入/输出引脚的数量大于所述第二动态随机存取存储器裸芯片的输入/输出引脚的数量的8倍。
[0039]其中，所述第一动态随机存取存储器裸芯片具有硅通孔内连结构，所述硅通孔内连结构穿过所述第一动态随机存取存储器裸芯片。
[0040]其中，所述第一半导体封装进一步包括:
[0041]第一重分布层结构，所述第一重分布层结构上具有第一导电迹线；其中，所述半导体裸芯片耦接于所述第一导电迹线。
[0042]其中，所述第一半导体封装进一步包括:
[0043]第一模塑料，围绕所述半导体裸芯片，并且与所述第一重分布层结构和所述半导体裸芯片接触；以及
[0044]第一导电结构，设置在所述第一重分布层结构中远离所述半导体裸芯片的表面上，其中所述第一导电结构耦接至所述第一导电迹线。
[0045]其中，所述第二半导体封装进一步包括:
[0046]第二模塑料，设置在所述主体的凸块接触面之上，并且围绕所述第一动态随机存取存储器裸芯片；以及
[0047]第二重分布层结构，位于所述第二模塑料之上，并且所述第二重分布层结构上具有第二导电迹线；
[0048]其中，所述第一动态随机存取存储器裸芯片位于所述主体和所述第二重分布层结构之间，并且耦接至所述第二导电迹线。
[0049]其中，所述第二半导体封装通过第二通孔耦接至所述第一导电迹线，所述第二通孔穿过位于所述第二半导体封装和所述第一重分布层结构之间的所述第一模塑料。
[0050]其中，所述第二通孔围绕所述半导体裸芯片。
[0051 ] 其中，所述第二动态随机存取存储器裸芯片通过第三通孔耦接至所述第二重分布层结构，所述第三通孔穿过位于所述主体和所述第二重分布层结构之间的所述第二模塑料。
[0052]其中，所述第三通孔围绕所述第一动态随机存取存储器裸芯片。
[0053]其中，所述第二半导体封装通过第二导电结构安装于所述第一半导体封装之上，所述第二导电结构位于所述第二重分布层结构之上并且耦接所述第二重分布层结构。
[0054]其中，进一步包括:基底，所述第一和第二半导体封装通过第一导电结构安装于所述基底之上。
[0055]本发明提供了一种半导体封装结构，包括:片上系统封装和堆叠于所述片上系统封装上的动态随机存取存储器封装；
[0056]所述片上系统封装包括:
[0057]逻辑裸芯片，所述逻辑裸芯片上具有第一连接垫；
[0058]第一重分布层结构，耦接至所述逻辑裸芯片；以及
[0059]模塑料，围绕所述逻辑裸芯片，并且与所述第一重分布层结构和所述逻辑裸芯片接触；
[0060]所述动态随机存取存储器封装包括:
[0061]主体，具有裸芯片接触面和在所述裸芯片接触面对面的凸块接触面；以及
[0062]动态随机存取存储器裸芯片，安装于所述裸芯片接触面之上，并且由接合线耦接至所述主体；
[0063]其中，所述片上系统封装和所述动态随机存取存储器封装之一进一步包括:嵌于其中的额外的动态随机存取存储器裸芯片；
[0064]其中，所述额外的动态随机存取存储器裸芯片具有硅通孔内连结构，所述硅通孔内连结构穿过所述额外的动态随机存取存储器裸芯片。
[0065]其中，所述动态随机存取存储器裸芯片的输入/输出引脚的数量不同于所述额外的动态随机存取存储器裸芯片的输入/输出引脚的数量；
[0066]或者，所述额外的动态随机存取存储器裸芯片的输入/输出引脚数量大于所述动态随机存取存储器裸芯片的输入/输出引脚的数量的8倍。
[0067]其中，所述片上系统封装进一步包括:
[0068]第一通孔，位于所述逻辑裸芯片之上，并且耦接至所述第一连接垫。
[0069]其中，所述动态随机存取存储器裸芯片封装通过第二通孔耦接至所述片上系统封装中的第一重分布层结构；
[0070]所述第二通孔穿过位于所述动态随机存取存储器封装和所述第一重分布层结构之间的所述模塑料。
[0071 ] 其中，所述第二通孔围绕所述逻辑裸芯片。
[0072]其中，所述额外的动态随机存取存储器裸芯片嵌入于所述片上系统封装中，并且耦接所述第一通孔和所述第一重分布层结构。
[0073]其中，所述模塑料与所述额外的动态随机存取存储器裸芯片接触。
[0074]其中，所述逻辑裸芯片通过第三通孔耦接至所述重分布层结构，所述第三通孔穿过所述逻辑裸芯片和所述第一重分布层结构之间的所述模塑料。
[0075]其中，所述第三通孔围绕所述第一动态随机存取存储器裸芯片。
[0076]其中，所述动态随机存取存储器封装还包括:
[0077]第二重分布层结构，位于所述凸块接触面之上。
[0078]其中，所述额外的动态随机存取存储器裸芯片设置在所述主体和所述第二重分布层之间。
[0079]其中，进一步包括:基