Cmos器件及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件及其制造制造方法，特别是涉及一种CM0SFET器件金属栅结构与制造方法。
【背景技术】
[0002]从45nm CMOS集成电路工艺起始，随着器件特征尺寸的不断，为了抑制短沟道效应，栅绝缘介质层的等效氧化层厚度(EOT)必需同步减小。然而，超薄的常规氧化层或者氮氧化层将产生严重的栅漏电，因此传统的多晶硅/S1N栅极堆叠结构的体系不再适用于小尺寸器件。
[0003]一种解决方案是采用常规平面CMOS双金属栅集成工艺，典型的制造方法步骤如下:在POMS和NMOS区域分别形成假栅极堆叠结构，在假栅极堆叠结构两侧衬底上形成栅极侧墙以及衬底中形成源漏区；在整个器件上旋涂层间介质层(ILD)，选择性去除假栅极堆叠结构，分别在PMOS和NMOS区域中形成栅极沟槽；在所有栅极沟槽中沉积氧化硅的衬垫层(IL)和高介电常数(HK)的栅极绝缘层；在所有栅极沟槽中栅极绝缘层上依次沉积形成TiN的第一阻挡层(BRl) ,TaN的刻蚀停止层以及TiN的PMOS功函数金属层；选择性刻蚀去除NMOS区域中的TiN的PMOS功函数金属层，停止在TaN的刻蚀停止层或者TiN的第一阻挡层上；在整个器件上依次沉积TiAl的NMOS功函数金属层、TiN或Al的第三阻挡层、Al或W的填充层，CMP平坦化直至暴露ILD，随后刻蚀源漏接触孔完成器件电连接。在此过程中，由于NMOS的功函数层为TiAl，其中的Al离子有利于快速扩散，可以有效扩散到HK/BR1的界面附近，导致可以有效的控制NMOS功函数。但是这种沉积多个叠层然后再选择性刻蚀去除的工艺使得PMOS区域堆叠的薄膜数目过多，栅极结构极度复杂，在栅极长度缩减的条件下，低电阻的填充层空间减少，容易造成填充不均匀、形成孔洞等问题。此外，当需要对多个NM0S、多个PMOS调节工艺形成不同阈值的器件时，通常的技术方案是调节TiN的第一阻挡层BRl或者Ta、TaN的刻蚀阻挡层的厚度，或者功函数层的厚度与材料特性，或者选择合适的金属栅极退火温度等。但是这些调节工艺由于器件尺寸持续缩减，厚度调节精度难以有效提高，并且材料导致的工艺成本居高不下，不利于大规模器件制造。
[0004]另一种抑制短沟道效应的方案是采用鳍片场效应晶体管(FinFET)结构，典型的制造方法步骤如下:刻蚀衬底形成沿第一方向延伸分布的多个鳍片以及鳍片之间的沟槽；在鳍片之间沟槽中填充并且回刻蚀(etch-back)绝缘介质形成浅沟槽隔离(STI);在露出STI的鳍片结构上形成沿第二方向延伸分布的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙以及源漏区；沉积层间介质层(ILD)覆盖整个器件；选择性刻蚀去除假栅极堆叠结构，在ILD中留下栅极沟槽；在栅极沟槽中依次沉积HK/MG的栅极堆叠结构。这种器件结构通过立体沟道有效的实现了小尺寸器件并且保持了原有设计的电学性能。然而，FinFET金属栅集成工艺继续沿用了平面的结构与集成方法，立体沟道的形成使得栅极沟槽以及填充栅极沟槽形成的HK/MG栅极堆叠结构的栅长线宽持续减小、深宽比持续增大，在下一代器件集成中金属的填充问题变得越来越重要，急需新方法、新结构以改善小尺寸器件金属栅极的填充率。此外，由于FinFET利用鳍片结构在栅极堆叠下方区域形成的沟道区掺杂浓度较低，传统的通过沟道掺杂调节阈值电压的方式不再适用，FinFET阈值电压精确调控存在难度。另外随着金属栅极厚度与建结构简化的发展趋势，单纯的改变功函数层或者阻挡层厚度来调节功函数或阈值的技术难度也相应增大。
【发明内容】
[0005]由上所述，本发明的目的在于克服上述技术困难，提出一种新的CMOS金属栅结构及其制造方法，有效提高了阈值电压调节精度。
[0006]为此，本发明提供了一种CMOS器件，包括多个NMOS和多个PM0S，每个NMOS以及每个PMOS均包括在衬底上的由栅极绝缘层和栅极金属层构成的栅极堆叠、衬底中栅极堆叠两侧的源漏区、以及栅极堆叠下方的沟道区，其中，每个NMOS的栅极金属层包括第一阻挡层、NMOS功函数调节层、第二阻挡层、以及填充层，每个PMOS的栅极金属层包括第一阻挡层、PMOS功函数调节层、NMOS功函数调节层、第二阻挡层以及填充层，并且NMOS栅极金属层中的第一阻挡层与PMOS栅极金属层中的第一阻挡层含有掺杂离子以用于微调功函数。
[0007]其中，第一和/或第二阻挡层、和/或PMOS功函数调节层的材质为TiN。
[0008]其中，NMOS功函数调节层的材质包括TiC、TiAl、TiAlC的任一种及其组合。
[0009]其中，在每个NMOS和每个PMOS的栅极金属层中，第一阻挡层上还包括刻蚀停止层。
[0010]其中，第一阻挡层中含有的掺杂离子选自B、Al、Ga、C、Be、Ca、As、P、N、Ge、Sb、Se、
Te的任一种及其组合。
[0011]其中，NMOS和PMOS的第一阻挡层中的掺杂离子使得功函数均朝向导带或者价带两者之一偏移，或者使得NMOS功函数与PMOS功函数朝向不同方向偏移，或者功函数偏移的量不同。
[0012]本发明还提供了一种CMOS器件制造方法，包括:在衬底上形成多个NMOS栅极沟槽和多个PMOS栅极沟槽；在每个NMOS栅极沟槽和每个PMOS栅极沟槽中形成栅极绝缘层；在多个NMOS栅极沟槽和多个PMOS栅极沟槽中栅极绝缘层上依次形成第一阻挡层、刻蚀停止层、和含有掺杂剂的牺牲层；执行退火，将牺牲层中的掺杂剂至少部分地驱使进入第一阻挡层中；选择性刻蚀去除多个NMOS栅极沟槽和多个PMOS栅极沟槽中的牺牲层；选择性在多个PMOS栅极沟槽中沉积PMOS功函数调节层；在多个NMOS栅极沟槽和多个PMOS栅极沟槽中依次形成NMOS功函数调节层、第二阻挡层、以及填充层。
[0013]其中，牺牲层的材质选自多晶硅、非晶硅、非晶锗、SiGe, S1:C、S1:H的任意一种及其组合。
[0014]其中，第一和/或第二阻挡层、和/或PMOS功函数调节层材质为TiN。
[0015]其中，NMOS功函数调节层的材质包括TiC、TiAl、TiAlC的任一种及其组合。
[0016]其中，沉积PMOS功函数调节层的步骤具体包括:在多个NMOS栅极沟槽和多个PMOS栅极沟槽中均沉积PMOS功函数调节层；采用光刻胶图形覆盖多个PMOS栅极沟槽，刻蚀去除多个NMOS栅极沟槽中暴露的PMOS功函数调节层，直至暴露刻蚀停止层、或者刻蚀停止层发生过刻蚀。
[0017]其中，沉积PMOS功函数调节层的步骤具体包括:采用光刻胶图形覆盖多个NMOS栅极沟槽；在多个PMOS栅极沟槽中暴露的刻蚀停止层上沉积PMOS功函数调节层。
[0018]其中，第一阻挡层中含有的掺杂离子选自B、Al、Ga、C、Be、Ca、As、P、N、Ge、Sb、Se、
Te的任一种及其组合。
[0019]其中，形成含有掺杂剂的牺牲层的步骤包括:在刻蚀停止层上沉积牺牲层，对多个NMOS栅极沟槽和多个PMOS栅极沟槽中选择性离子注入不同的掺杂剂；或者，沉积牺牲层时通入不同的原料掺杂气而原位沉积含有掺杂剂的牺牲。
[0020]其中，NMOS和PMOS的第一阻挡层中的掺杂离子使得功函数均朝向导带或者价带两者之一偏移，或者使得NMOS功函数与PMOS功函数朝向不同方向偏移，或者功函数偏移的量不同。
[0021]依照本发明的半导体器件及其制造方法，利用牺牲层向阻挡层扩散杂质，有效提高了阈值电压调节精度，利于提高器件整体性能。
【附图说明】
[0022]以下参照附图来详细说明本发明的技术方案，其中:
[0023]图1至图2为依照本发明的FinFET制造方法各步骤的示意图；
[0024]图3A至图3F为图2所示步骤的局部放大示意图；以及
[0025]图4为依照本发明的FinFET器件结构透视图。
【具体实施方式】
[0026]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效提高金属栅填充率以及高效调整金属功函数的半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0027]值得注意的是，以下各个附图中上部部分为器件沿图4中第一方向(鳍片延伸方向，源漏延伸方向，也即Y-Y’轴线)的剖视图，中间部分为器件沿第二方向(栅极堆叠延伸方向，垂直于第一方向，也即X-X’轴线)的栅极堆叠中线的剖视图，下部部分为器件沿平行于第二方向且位于栅极堆叠之外(第一方向上具有一定距离)位置处(也即Χ1-ΧΓ轴线)获得的剖视图。此外，值得注意的是，虽然本发明的实施例以及附图仅示出了 FinFET器件的制造工艺，但是在本发明另外的实施例中，本发明公开的金属栅集成工艺(参见附图3A至图3C)也可以适用于平面CMOS器件。
[0028]如图1所示，在衬底I上形成多个栅极沟槽，包括PMOS区域中的PMOS栅极沟槽、