一种半导体器件及其制造方法
【技术领域】
[0001]本发明属于半导体制造领域，尤其涉及一种半导体器件及其制造方法。
【背景技术】
[0002]随着器件的特征尺寸不断减小，在进入纳米尺度尤其是22nm以下尺寸以后，临近半导体物理器件的极限问题接踵而来，如电容损耗、漏电流增大、噪声提升、闩锁效应和短沟道效应等，为了克服这些问题，SOI (绝缘体上娃，Si 1 icon-On-1nsulator)技术应运而生。
[0003]SOI衬底分厚层和薄层S0I，薄层S0I器件的顶层硅的厚度小于栅下最大耗尽层的宽度，当顶层娃的厚度变薄时，器件从部分耗尽(Partially Deplet1n)向全部耗尽(FullyDeplet1n)转变，当顶层??圭小于50nm时，为超薄SOI (Ultra thin S0I,UTS0I), SOI器件全部耗尽，全部耗尽的器件具有较大电流驱动能力、陡直的亚阈值斜率、较小的短沟道、窄沟道效应和完全消除Kink效应等优点，特别适用于高速、低压、低功耗电路的应用，超薄S0I成为22nm以下尺寸工艺的理想解决方案。
[0004]然而，目前S0I衬底的造价较高，且提供的S0I衬底的规格较为单一，无法根据器件的需要调整各层的厚度。
【发明内容】
[0005]本发明的目的在于克服现有技术中的不足，提供一种半导体器件及其制造方法，可利用体衬底实现SOI器件且埋氧厚度可调，且易于形成背栅。
[0006]为实现上述目的，本发明的技术方案为:
[0007]一种半导体器件的制造方法，包括步骤:
[0008]提供半导体衬底；
[0009]在所述衬底上形成第一半导体层和第二半导体层的叠层，衬底中形成有所述叠层的隔离结构；
[0010]在第二半导体层上形成器件结构；
[0011]刻蚀器件两侧的第二半导体层，以形成刻蚀孔；
[0012]通过刻蚀孔进行腐蚀至少去除器件结构的栅极下的第一半导体层，以形成空腔；
[0013]在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔。
[0014]可选的，在所述衬底上形成第一半导体层和第二半导体层的叠层的步骤具体为:
[0015]在半导体衬底上依次外延生长第一半导体层和第二半导体层；
[0016]图案化所述第一半导体层、第二半导体层及衬底，并进行填充以形成隔离结构。
[0017]可选的，所述衬底为硅衬底，所述第一半导体层为Gejii x，其中0〈χ〈1，所述第二半导体层为石圭。
[0018]可选的，在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔的步骤具体包括:
[0019]采用ALD工艺，在空腔以及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔。
[0020]可选的，所述介质层为高k介质材料。
[0021]可选的，形成空腔的步骤具体包括:通过刻蚀孔进行腐蚀去除器件结构的栅极下的第一半导体层，以形成空腔，仅剩余隔离结构附近的第一半导体层。
[0022]可选的，刻蚀剩余的隔离结构附近的第一半导体层及其上第二半导体层，以形成沟槽，并在沟槽中填充氧化物。
[0023]此外，本发明还提供了上述方法形成的半导体器件，包括:
[0024]半导体衬底；
[0025]半导体衬底上的空腔以及其上的第二半导体层；
[0026]第二半导体层上的器件结构，所述空腔至少位于器件结构的栅极下方；
[0027]贯穿第二半导体层至空腔的刻蚀孔；
[0028]其中，所述空腔和刻蚀孔的内表面上形成有介质层，空腔和刻蚀孔内填充有互连的导体层。
[0029]可选的，所述介质层为高k介质材料。
[0030]可选的，所述导体层包括形成在刻蚀孔的介质层之上以及填充空腔的第一导体层，以及形成在第一导体层之上的填充刻蚀孔的第二导体层。
[0031]本发明的半导体器件的制造方法，在衬底上形成第一半导体层和第二半导体层，并在其上形成器件，而后，通过第二半导体层中刻蚀出刻蚀孔来去除第一半导体层，并重新填充介质层和导体层，可以通过体衬底实现SOI器件，第二半导体层的厚度实现沟道的控制，此外，通过在空腔及刻蚀孔中形成介质层并填充导体层来作为背栅，实现对器件的阈值电压进行调节，工艺简单易行，且可通过形成的介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。
【附图说明】
[0032]为了更清楚地说明本发明实施的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0033]图1示出了本发明的半导体器件的制造方法的流程图；
[0034]图2-图13为根据本发明实施例制造半导体器件的各个制造过程中的截面结构示意图。
【具体实施方式】
[0035]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0036]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0037]其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0038]参考图1所示，本发明提供了一种半导体器件的制造方法，包括:提供半导体衬底；在所述衬底上形成第一半导体层和第二半导体层的叠层，衬底中形成有所述叠层的隔离结构；在第二半导体层上形成器件结构；刻蚀器件两侧的第二半导体层，以形成刻蚀孔；通过刻蚀孔进行腐蚀至少去除器件结构的栅极下的第一半导体层，以形成空腔；在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔。
[0039]在本发明的制造方法中，通过在半导体衬底上形成第一和第二半导体层，并在其上形成半导体器件，而后，通过在第二半导体层中形成刻蚀孔来去除第一半导体层，并在其中重新形成介质材料和导体材料填充，这样，可以通过体衬底来实现绝缘体上硅器件，尤其是ETS0I器件，并可以通过第二半导体层的厚度实现沟道的控制，此外，通过在空腔及刻蚀孔中形成介质层并填充导体层来作为背栅，实现对器件的阈值电压进行调节，工艺简单易行，且可通过形成的介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。
[0040]为了更好的理解本发明的技术方案和技术效果，以下将结合本发明的半导体器件的制造方法的流程图图1和具体的实施例进行详细的描述。
[0041]首先，在步骤S01，提供半导体衬底100，参考图2所示。
[0042]在本发明实施例中，所述半导体衬底100可以为Si衬底、Ge衬底等。在其他实施例中，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等。在本实施例中，所述半导体衬底100为体硅衬底。
[0043]而后，在步骤S02，在所述衬底100上形成第一半导体层102和第二半导体层104的叠层，衬底100中形成有所述叠层的隔离结构106，参考图2-3所示。
[0044]在本实施例中，可以采用外延生长(EPI)工艺，如图2所示，在体硅衬底100上依次外延生长第一半导体层102和第二半导体层104，其中，所述第一半导体层可以为GexSi! x，其中0〈χ〈1,厚度可以为l_200nm,典型的可以10nm或200nm ;所述第二半导体层可以为娃，厚度可以为3-200nm,典型的可以为10nm或15nm。外延工艺可以形成晶体结构的半导体层，其为质量较高的半导体层，以便提高所形成的器件的性能。在外延形成第一和第二半导体层后，可以进行第一半导体层102、第二半导体层104和衬底100的刻蚀，并进行介质材料如氧化硅的填充，从而形成隔离结构106，隔离结构106之间的第二半导体层为器件的有源区，参考图3所示。当然，可以根据器件的具体需要，采用其他的方法来形成第二半导体层。
[0045]在本发明中，第二半导体层的厚度可以根据器件的需要来选择，其厚度决定了后续形成器件结构的沟道的厚度，即相当于SOI衬底中顶层硅的作用，在该第二半导体层的厚度小于50nm时，可以用于形成UTS0I器件。
[0046]接着，在步骤S03，在第二半导体层104上形成器件结构110，参考图3所示。
[0047]可以按照传统的工艺来形成器件结构110，可以采用前栅或后栅工艺。在本实施例中，采用后栅工艺来形成器件结构，首先，在第二半导体层104上形成栅介质层和伪栅(图未示出)及其侧墙，栅介质层可以为热氧化层或其他合适的介质材料，例如氧化硅、氮化硅等，在一个实施例中，可以为二氧化硅，可以通过热氧化的方法来形成。伪栅可以为非晶硅、多晶硅或氧化硅等，在一个实施例中，可以为非晶硅。侧墙114可以具有单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成，在一个实施例中侧墙114可以为氮化硅和氧化硅的两层结构。
[0048]而后，在伪栅两侧形成源漏区，在一个实施例中，通过外延掺杂在第二半导体层104上形成硅的源漏区116。当然，也可以通过离子注入在第二半导体层中形成源漏区。
[0049]接着，在伪栅两侧覆盖层间介质层并通过湿法腐蚀，去除伪