栅和栅介质层，并重新形成栅介质层和栅极112，该栅介质层可以为高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料，高k介质材料例如铪基氧化物，该栅极可以为金属栅电极可以为一层或多层结构，可以包括金属材料或多晶硅或他们的组合，金属材料例如T1、TiAlx、TiN、TaNx、HfN、TiCx、TaCx 等等。
[0050]从而，在第二半导体层上形成了器件结构，参考图3所示，此处形成器件结构的实施例仅为示例，可以根据需要形成任意所需的器件结构。
[0051]而后，在步骤S04，刻蚀器件两侧的第二半导体层104，以形成刻蚀孔124，参考图5所示。
[0052]在形成器件结构后，继续在器件上覆盖层间介质层120，参考图4所示。在本发明中，在形成接触孔的步骤之前，先形成刻蚀孔124。在本实施例中，该刻蚀孔形成在源漏区之上，栅极两侧的第二半导体层中。具体的，在层间介质层120之上形成第一掩膜层122，如图4所示，在第一掩膜层122的掩盖下，刻蚀层间介质层120、源漏区116、第二半导体层104和第一半导体层102，也可以进一步过刻蚀部分的衬底100，从而形成刻蚀孔124，如图5所示。在其他实施例中，形成刻蚀孔时，也可以从层间介质层120进行刻蚀，直至暴露出第一半导体层，即并不进行第一半导体层102的刻蚀，而是在后续去除第一半导体层形成空腔的步骤中一并去除。
[0053]接着，在步骤S05，通过刻蚀孔124进行腐蚀至少去除器件结构的栅极112下的第一半导体层102，以形成空腔130，参考图6、7所示。
[0054]在一个实施例中，可以进行湿法腐蚀，例如采用HF(49%):H202 (30%):CH3C00H(99.8%):H20= 1:18:27:8的刻蚀剂，根据刻蚀速率设定刻蚀时间，使得刻蚀后，仅剩余隔离结构106附近的第一半导体层102，如图6所示，这样，在器件结构110的下方形成了空腔130。在本实施例中，还可以采用湿法腐蚀，将第一半导体层102全部去除，形成空腔130，如图7所示。
[0055]而后，在空腔130及刻蚀孔124的内表面上形成介质层131，并以导体层132、133填充空腔130及刻蚀孔124，以形成背栅131、132及连接孔133，参考图9所示。
[0056]在本实施例中，首先，如图8所示，可以通过ALD(原子层沉积)工艺，进行介质层131的淀积，介质层可以为高k介质材料、氧化物或氮化物等介质材料；接着，进行导体层的淀积，根据空腔的厚度、刻蚀孔的宽度及器件的需要，来确定导体层材料及结构，在本实施例中，先进行第一导体层132的淀积，可以采用ALD工艺，材料可以为TIN、TaN或TiAl等，该第一导体层132将空腔填满且同时形成在刻蚀孔124的内表面的介质层之上，如图8所示；而后，进行第二导体层133的淀积，以填满刻蚀孔，并进行平坦化，直至暴露出层间介质层120，如图9所示。从而，在栅极下的空腔中形成了背栅，并可通过刻蚀孔中的导体填充形成的连接孔施加偏压，从而进行背栅阈值电压的调节。在具体的器件中，可通过形成的介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。
[0057]在其他实施例中，也可以采用其他方法来进行空腔的填充，例如可以采用热氧化法进行氧化，使得刻蚀孔和空腔的内表面形成氧化物，接着，进行导体层的填充。
[0058]而后，更优地，对于本实施例以及隔离结构附近剩余第一半导体层的实施例(参考图6)，可以在隔离与背栅之间重新形成隔离沟槽，将隔离沟槽附近的空腔及其填充物进行去除，避免空腔的边缘处有第一半导体层的残留而导致的器件漏电。具体的，在层间介质层上形成第二掩膜层135，在第二掩膜层135的掩盖下刻蚀层间介质层120、源漏区116、第二半导体层104、部分隔离结构106和隔离结构附近的空腔及空腔内的填充物，以形成沟槽134，使得隔离结构附近的第一半导体层102进一步的去除掉，如图10所示；接着，将该沟槽以氧化物的介质材料136填满，如氧化硅等，并将第二掩膜层135去除，如图11所示。
[0059]而后，可以进行其他必要的工艺。
[0060]可以按照常规工艺，在层间介质层120上形成第三掩膜层140，在第三掩膜层140的掩蔽下，进行刻蚀层间介质层的刻蚀，形成接触孔142，参考图12所示；而后，进行金属材料的填充，并进行平坦化，直至暴露层间介质层120，以形成源漏接触144和栅极接触(图未示出)，参考图13所示。
[0061]至此形成了根据本发明制造方法的半导体器件。参考图7、图13所示，该半导体器件包括:半导体衬底100 ;半导体衬底上的空腔130以及其上的第二半导体层104 ;第二半导体层上的器件结构110，所述空腔至少位于器件结构的栅极112下方；贯穿第二半导体层至空腔的刻蚀孔124 ;其中，所述空腔和刻蚀孔的内表面上形成有介质层131，空腔和刻蚀孔内填充有互连的导体层132、133。
[0062]在本发明的半导体器件中，源漏接触144形成在与刻蚀孔一侧的源漏区116之上。
[0063]在本发明的实施例中，由空腔形成的背栅形成在整个器件的下方，即第二半导体层的下方为背栅，所述介质层为高k介质材料。
[0064]所述导体层包括形成在刻蚀孔的介质层之上以及填充空腔的第一导体层131，以及形成在第一导体层之上的填充刻蚀孔的第二导体层132。
[0065]在本发明的实施例中，如图13所示，在衬底上形成有第二半导体层的第一隔离106以及在该第一隔离与背栅131、132之间的衬底上形成有第二隔离136，该第二隔离贯穿层间介质层至衬底中。
[0066]本发明的半导体器件，在栅极下形成了空腔，通过在空腔及刻蚀孔中形成介质层并填充导体层来作为背栅，实现对器件的阈值电压进行调节，工艺简单易行，且可通过形成的介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。
[0067]以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
[0068]虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种半导体器件的制造方法，其特征在于，包括步骤: 提供半导体衬底； 在所述衬底上形成第一半导体层和第二半导体层的叠层，衬底中形成所述叠层的隔离结构； 在第二半导体层上形成器件结构； 刻蚀器件两侧的第二半导体层，以形成刻蚀孔； 通过刻蚀孔进行腐蚀至少去除器件结构的栅极下的第一半导体层，以形成空腔； 在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔。2.根据权利要求1所述的制造方法，其特征在于，在所述衬底上形成第一半导体层和第二半导体层的叠层，衬底中形成所述叠层的隔离结构的步骤具体为: 在半导体衬底上依次外延生长第一半导体层和第二半导体层； 图案化所述第一半导体层、第二半导体层及衬底，并进行填充以形成隔离结构。3.根据权利要求2所述的制造方法，其特征在于，所述衬底为硅衬底，所述第一半导体层为GexSii x，其中0〈χ〈1,所述第二半导体层为石圭。4.根据权利要求1所述的制造方法，其特征在于，在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔的步骤具体包括: 采用ALD工艺，在空腔以及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔。5.根据权利要求1所述的制造方法，其特征在于，所述介质层为高k介质材料。6.根据权利要求1所述的制造方法，其特征在于，形成空腔的步骤具体包括:通过刻蚀孔进行腐蚀去除器件结构的栅极下的第一半导体层，以形成空腔，仅剩余隔离结构附近的第一半导体层。7.根据权利要求6所述的制造方法，其特征在于，还包括步骤: 刻蚀隔离结构附近的剩余的第一半导体层及其上第二半导体层，以形成沟槽，并在沟槽中填充氧化物。8.一种半导体器件，其特征在于，包括: 半导体衬底； 半导体衬底上的空腔以及其上的第二半导体层； 第二半导体层上的器件结构，所述空腔至少位于器件结构的栅极下方； 贯穿第二半导体层至空腔的刻蚀孔； 其中，所述空腔和刻蚀孔的内表面上形成有介质层，空腔和刻蚀孔内填充有互连的导体层。9.根据权利要求8所述的半导体器件，其特征在于，所述介质层为高k介质材料。10.根据权利要求8所述的半导体器件，其特征在于，所述导体层包括形成在刻蚀孔的介质层之上以及填充空腔的第一导体层，以及形成在第一导体层之上的填充刻蚀孔的第二导体层。
【专利摘要】本发明公开了一种半导体器件及其制造方法，该方法包括：提供半导体衬底；在所述衬底上形成第一半导体层和第二半导体层的叠层，衬底中形成有所述叠层的隔离结构；在第二半导体层上形成器件结构；刻蚀器件两侧的第二半导体层，以形成刻蚀孔；通过刻蚀孔进行腐蚀至少去除器件结构的栅极下的第一半导体层，以形成空腔；在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔。本发明可以通过体衬底实现SOI器件，通过在空腔及刻蚀孔中形成介质层并填充导体层来作为背栅，实现对器件的阈值电压进行调节，工艺简单易行。
【IPC分类】H01L27/12, H01L21/762, H01L21/28
【公开号】CN105489546
【申请号】CN201410480152
【发明人】徐烨锋, 闫江, 唐兆云, 唐波, 许静
【申请人】中国科学院微电子研究所
【公开日】2016年4月13日
【申请日】2014年9月18日