半导体结构及其制造方法
【技术领域】
[0001]本发明涉及一种半导体技术工艺，且特别是涉及一种半导体结构及其制造方法。
【背景技术】
[0002]硅工艺的金属氧化物半导体场效应晶体管(MOSFET)在半导体业中占有举足轻重的地位。现今在超大型集成电路中应用，为了提高制作工艺密度，需将器件缩小，因而造成器件短通道效应(Short Channel Effect)的发生。
[0003]在深次微米器件中，短通道效应为一重要的课题，像器件临界电压值(ThresholdVoltage, Vth)会因通道缩短而下降(Roll-off)、漏极端引入的势皇降低(Drain InduceBarrier Lowing,DIBL)效应，以及器件较易发生穿通效应(Punch-Through)都是常见的短通道效应。其中，DIBL的影响是当栅极电压小于Vth时，P型硅基板在η+源极与漏极之间会形成一位势皇，并限制电子由源极流向漏极。
[0004]为了改善短通道效应，环型注入(Pocket Implant)结构是一种普遍采用的方式。不过，当通道长度过短时，漏极电压增加将减少位势皇高度，这是两者太过接近时，在表面区域由漏极至源极的电场穿透所导致。此势皇降低效应使得由漏极至源极的电子注入大量增加，造成次临界电流增加。因此，目前亟需解决上述SiMOSFET器件DIBL效应。
【发明内容】
[0005]本发明的目的在于提供一种半导体结构，可解决硅金属氧化物半导体场效应晶体管(MOSFET)器件的DIBL效应。
[0006]本发明的又一目的在于提供一种半导体结构，可同时解决DIBL效应的问题并在同一芯片整合不同器件。
[0007]本发明的另一目的在于提供一种半导体结构的制造方法，可在同一芯片整合不同器件并防止DIBL效应。
[0008]为达上述目的，本发明提供一种半导体结构包括硅基板、栅极电极、漏极、以及源极。硅基板具有至少一凹部，所述凹部包括(111)晶面。栅极电极位于所述凹部旁的所述硅基板上。漏极位于所述栅极电极旁的所述凹部内，其中所述漏极是选择性成长于所述凹部内的宽能隙材料。源极则是相对所述漏极而位于所述栅极电极旁的所述硅基板内。
[0009]在本发明的一实施例中，上述凹部还包括位于相对漏极的所述栅极电极旁的所述硅基板内，且所述源极是选择性成长于所述凹部内的宽能隙材料。
[0010]本发明又提供一种半导体结构，包括基板、位于所述基板上的外延结构、位于所述外延结构上的氧化硅层、硅层、栅极电极、漏极以及源极。所述硅层位于氧化硅层上并与所述氧化硅层构成硅堆叠层，且所述硅堆叠层具有至少一开口露出外延结构。栅极电极位于所述开口旁的所述硅层上，且漏极位于所述栅极电极旁的所述开口内，其中所述漏极是自所述开口内的所述外延结构选择性成长的宽能隙材料。源极则是相对漏极而位于所述栅极电极旁的所述硅层内。[0011 ] 在本发明的又一实施例中，上述开口还包括位于相对漏极的所述栅极电极旁的所述硅层内，且所述源极是选择性成长于所述开口内的宽能隙材料。
[0012]在本发明的各个实施例中，上述宽能隙材料包括氮化镓、碳化硅或能隙大于1.7eV的材料。
[0013]在本发明的各个实施例中，上述宽能隙材料的厚度为0.1 μ m-2 μ m。
[0014]本发明另提供一种半导体结构的制造方法，包括在基板上形成外延结构，在所述外延结构上形成氧化娃层，然后接合绝缘体上娃层基板与所述外延结构上的所述氧化娃层，其中所述绝缘体上硅层基板是由第一硅层、绝缘中间层与第二硅层所构成，所述氧化硅层是与所述第一硅层接触。完全去除绝缘体上硅层基板的所述绝缘中间层与所述第二硅层，再于所述第一硅层中形成源极掺杂区与漏极掺杂区。去除部分所述第一硅层与所述氧化硅层，以形成穿过所述漏极掺杂区的第一开口，并露出所述外延结构。自所述第一开口内的所述外延结构选择性成长宽能隙材料作为漏极，再于所述源极掺杂区与所述漏极掺杂区之间形成栅极电极。
[0015]在本发明的另一实施例中，上述制造方法还包括去除部分第一硅层与氧化硅层的同时，形成穿过源极掺杂区的第二开口，并露出所述外延结构。然后，自所述第二开口内的所述外延结构选择性成长宽能隙材料作为源极。
[0016]在本发明的另一实施例中，上述制造方法还包括去除部分第一硅层与氧化硅层的同时，形成露出外延结构的氮化物器件区域。
[0017]在形成所述栅极电极后，在所述氮化物器件区域形成氮化物器件。。
[0018]在本发明的另一实施例中，选择性成长上述宽能隙材料的方法包括有机金属化学气相沉积法。
[0019]基于上述，本发明由于利用选择性成长宽能隙材料于漏极区域，所以能解决SiMOSFET的DIBL效应。另外，本发明能在解决Si MOSFET的DIBL效应的同时，将Si与GaN器件整合在同一芯片(Chip)上。这种器件结构可以充分利用到宽能隙材料的优点，如高耐压、低导通电阻及适合高温操作，并且可以形成有潜力的功率器件。
[0020]为让本发明的上述特征能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
【附图说明】
[0021]图1为本发明的一实施例的一种半导体结构的剖面示意图；
[0022]图2A至图2D为图1的半导体结构中的漏极的制作流程示意图；
[0023]图3为本发明的又一实施例的一种半导体结构的剖面示意图；
[0024]图4A至图4F为本发明的另一实施例的一种半导体结构的制作流程剖面示意图。
[0025]符号说明
[0026]100、200:硅基板
[0027]102、206、:凹部
[0028]104:(111)晶面
[0029]106、312、428、430:栅极电极
[0030]108、314、424:漏极
[0031]110、316:源极
[0032]112、322、432、436:源极电极
[0033]114、324、434、438:漏极电极
[0034]202、422:硬掩模
[0035]204、420:区域
[0036]208:氧化层
[0037]210:宽能隙材料
[0038]300、400:基板
[0039]302^402:外延结构
[0040]304、404:氧化硅层
[0041]306:硅层
[0042]308:硅堆叠层
[0043]310、418:开口
[0044]318、426:栅绝缘层
[0045]320,416:漏极掺杂区
[0046]406:绝缘体上硅层基板
[0047]408:第一硅层
[0048]410:绝缘中间层
[0049]412:第二硅层
[0050]414:源极掺杂区
【具体实施方式】
[0051]图1是依照本发明的一实施例的一种半导体结构的剖面示意图。
[0052]请参照图1，本实施例的半导体结构包括硅基板100，且硅基板100具有至少一凹部102，所述凹部包括(111)晶面104。凹部102旁的硅基板100上有栅极电极106。漏极108位于所述栅极电极106旁的所述凹部102内，源极110则是相对漏极108位于栅极电极106旁的硅基板100内，其中源极110例如掺杂区。所述漏极108是选择性成长于凹部102内的宽能隙材料，譬如氮化镓(GaN)、碳化硅(SiC)或其他能隙大于1.7eV的材料。因为漏极108部分是选择性成长的宽能隙材料，所以能解决硅金属氧化物半导体场效应晶体管(MOSFET)器件的漏极端引入的势皇降低(DIBL)效应。上述宽能隙材料的厚度例如0.1 μ m-2 μ m。
[0053]上述漏极108的详细制造工艺可参照图2A至图2D所示，但本发明并不限于此。
[0054]在图2A中显示有硅(100)基板200，并且在硅(100)基板200上形成有硬掩模202。这层硬掩模202例如氧化硅层，且形成方式例如化学气相沉积法(CVD)，厚度则约数十至数百纳米。然后，可通过光刻法将预定形成漏极的区域204暴露出来，这个区域204的间距约数微米。
[0055]接着，在图2B中，利用如KOH溶液的湿式蚀刻剂蚀刻出硅(100)基板200，直到形成开口 206，且开口 206具有〈111〉和〈-1-11〉的晶面，然后将硬掩模202去除。上述开口206的深度约为0.1 μ m-2 μ m。
[0056]然后，在图2C中，通过如电子束(e-beam)蒸镀的方式选择性蒸镀氧化层208，其厚度例如100纳米左右，只有硅(100)基板200的〈111〉与〈100〉的晶面露出。
[0057]之后，如图2D所示，可通过如有机金属化学气相沉积(MOCVD)设备执行外延侧向成长(Epitaxial lateral overgrowth)，在娃(100)基板200上选择性成长宽能隙材料210。而且，当硅(100)基板200为P型基板，宽能隙材料210可为η型宽能隙材料，掺质浓度例如11Vcm3或其掺杂浓度介于10 1Vcm3-1O2Vcm30另一方面，当硅(100)基板200为η型基板，宽能隙材料210可为P型宽能隙材料，其掺杂浓度介于1017/cm3-102°/cm3。
[0058]后续的制造工艺可以包括将硅(100)基板200的漏极以外的宽能隙材料210去除