之外的多个端子图案和主体图案210之间的间隔距离大。相比之下，如图2B所示，主体图案210的、面对第一端子图案220的一部分可以形成为圆角矩形形状，以仅增加第一端子图案220和主体图案210之间的间隔距离。在这种情况下，主体图案210的一部分恢复所到的和所跨过的深度和宽度可以与第一端子220即高电压端子的操作状况的恶劣程度成比例地增加。
[0066]另外，在图2A和2B中，在实施方式中，主体图案210可以与接地GND电连接，或在另一实施方式中，主体图案210可以处于悬浮状态。S卩，主体图案210不必接地。
[0067]另外，在图2A和2B中，示出了芯片区230，当集成电路芯片安装在基板200上时，芯片区230被集成电路芯片覆盖。根据图2A和2B的实施方式，可以选择性地增加第一端子图案220和主体图案210之间的间距，同时维持芯片区230的面积处于低水平，从而减少高电压操作期间的缺陷的原因。
[0068]图3是示出根据本发明的实施方式的基板的图，在基板中，包括施加有高电压的端子的局部区域和主体图案之间的间隔距离长。
[0069]根据本实施方式的、包括多个端子的基板300包括:主体图案310 ;第一端子图案320，来自于多个端子且被施加有高电压；第一区域330，配置为包括第一端子图案320 ;以及第二区域340，配置为包括除了第一区域330之外的端子图案341。主体图案310配置为使得包括第一端子图案320的第一区域330和主体图案310之间的间隔距离比第二区域340和主体图案310之间的间隔距离大。
[0070]在这种情况下，第一区域330指的是包括基板300上的第一端子图案320的局部区域。如图3所示，根据实施方式，第一区域330可以进一步包括与第一端子图案320相邻的端子图案。第一区域330和相邻的主体图案310之间的间隔距离可以通过考虑能够使主体图案310的性能的减小最小化的面积而形成。
[0071]图3中位于包括第一端子图案320的第一区域330和主体图案310之间的间隙区360可以通过考虑施加到第一端子图案320的电压范围、最大瞬时电压以及最大瞬时电压所持续的持续时间中的至少一个而设计。即，间隙区360的宽度对应于第一区域330和主体图案310之间的间距，并因此，间隙区360的宽度可以与施加到第一端子图案320的高电压状况的恶劣程度成比例地设计。
[0072]另外，在图3中，在实施方式中，主体图案310可以与接地GND电连接，或者在另一实施方式中，主体图案310可以处于悬浮状态。S卩，主体图案310不必接地。
[0073]另外，在图3中，示出了当集成电路芯片安装在基板300上时，被集成电路芯片覆盖的芯片区350。根据图3的实施方式，能够选择性地增加第一端子图案320和主体图案310之间的间距，同时维持芯片区350的面积处于低水平，从而减少高电压操作期间的缺陷的原因。
[0074]图4是示出根据本发明的实施方式的基板的图，在基板中，在包括施加有高电压的端子的局部区域和主体图案之间形成障碍图案。
[0075]根据本实施方式的、包括多个端子的基板400包括:主体图案410 ;第一端子图案420，来自于多个端子且被施加有高电压；以及第一区域430，配置为包括第一端子图案420。主体图案410配置为使得障碍图案440形成于包括第一端子图案420的第一区域430和主体图案410之间。
[0076]在这种情况下，障碍图案440可以通过施加多相材料诸如由丝绸或塑料制成的类别(letter)来实现，而且必须由不导电的绝缘材料制成。此外，障碍图案440可以由针对焊接材料诸如焊料具有比主体图案410和端子图案420和430的亲和度低的亲和度的材料制成。
[0077]在这种情况下，障碍图案440不必形成为具有足以形成障碍的厚度。焊接材料诸如焊料具有本征粘度，并因此，在当集成电路芯片(未示出)和基板400彼此压靠在对方上时的某些情况下，焊接材料可以与主体图案410分离并朝向第一端子图案420移动。在这种情况下，电绝缘且针对焊接材料具有比主体图案410的亲和度低的亲和度的障碍图案440的存在，可以防止具有粘性的焊接材料移动。
[0078]即，在这种情况下，第一端子图案420和主体图案410之间的间距可以具有通过基板平面中的直线距离与障碍图案440的厚度相加而得到的值。基于障碍图案440的物理性质的有效间距可以具有比物理间距的值大的值。因为障碍图案440电绝缘且针对焊接材料具有比主体图案410的亲和度低的亲和度，所以，具有粘性的焊接材料在障碍图案440上比在主体图案410上移动得慢些。在这种情况下，焊接材料在移动时经历的物理间距可以为通过第一端子图案420和主体图案410之间的直线距离与障碍图案440的厚度相加而得到的距离。有效间距可以指的是通过附加地考虑焊接材料在障碍图案440上移动时经历的、由于粘度引起的移动阻碍而确定的距离。在这种情况下，焊接材料可以经历有效间距，该有效间距比物理间距大，达到由于焊接材料和障碍图案440之间的低亲和度而导致焊接材料的移动变得困难的程度。
[0079]此外，虽然图4中示出了形成障碍图案440，但是在本发明的另一实施方式中也可以在相同的位置形成槽。在第一区域430和主体图案410之间形成槽的情况下，即使当焊料溢出至主体图案410之外，并因此第一区域430和主体图案410彼此变得更加接近时，也可以通过槽阻止焊料的移动，从而防止第一区域430和主体图案410彼此影响对方。在这种情况下，间距可以具有通过基板平面中的直线距离与槽的深度相加而得到的值。
[0080]虽然还在图4中示出了主体图案410与接地GND电连接，但是在实施方式中，主体图案410可以处于悬浮状态，而不必接地。
[0081]在图4的实施方式中，障碍图案440的厚度可以与施加到第一端子图案420的高电压状况的恶劣程度成比例，而且针对焊接材料的、障碍图案440的材料的亲和度可以与高电压状况的恶劣程度成反比。此外，当障碍图案440为槽时，槽的深度可以与高电压状况的恶劣程度成比例。
[0082]另外，在图4中示出了当集成电路芯片安装在基板400上时，被集成电路芯片覆盖的芯片区450。根据图4的实施方式，能够选择性地增加第一端子图案420和主体图案410之间的间距，同时维持芯片区450的面积处于低水平，从而减少高电压操作期间的缺陷的原因。
[0083]图5是示出根据本发明的实施方式的集成电路芯片的图，在集成电路芯片中，包括施加有高电压的端子的区域和主体焊盘之间的间隔距离长。参照图5，示出了方形扁平无引脚封装(QFN)型封装的情况。QFN型封装的特征在于引脚形成于芯片内部，而不暴露到外部。此外，双平面无引脚(DFN)型封装配置为使得引脚不暴露到外部，如QFN型封装一样。然而，本发明的精神不是仅限于QFN和DFN型封装，而是也可以应用于使引脚暴露到外部的封装。
[0084]包括多个端子的集成电路芯片500包括:主体焊盘510 ;第一端子520，来自于多个端子且被施加有高电压；第一端子组530，配置为包括第一端子520 ;以及第二端子组540，配置为包括除了第一端子组530之外的端子图案。主体焊盘510配置为使得第一端子组530和主体焊盘510之间的间隔距离比第二端子组540和主体焊盘510之间的间隔距离大。主体焊盘510的、面对第一端子组530的一部分可以恢复到主体焊盘510的、面对第二端子组540的一部分的后面，并因此，第一端子组530和主体焊盘510之间的间隔距离可以形成为比第二端子组540和主体焊盘510之间的间隔距离大。
[0085]在这种情况下，间隔距离不仅单单指的是基板平面中的距离，而且指的是当在基板中形成槽或在基板上施加或形成诸如丝绸类的多相材料时，包括多相材料或槽的高度的间距。
[0086]此外，第一端子520指的是与包括在第二端子组540中的多个端子相比具有更高的电压的端子。在实施方式中，可以向主体图案510施加接地GND电压。在另一实施方式中，主体图案110可以维持悬浮状态。
[0087]此外，集成电路芯片500通常指的是半导体装置，或者可以为AC直接LED驱动芯片。即，本发明意在当仅向特定端子瞬时或持续施加高电压时防止由于高电压引起的不期望的短路现象，并因此，本发明可以应用于仅向特定端子瞬时或持续施加高电压的任何类型的应用。
[0088]图5中示出的集成电路芯片500可以安装在图1中示出的基板100上。S卩，集成电路芯片500的主体焊盘510可以通过焊接材料与基板100上的主体图案110结合，而且集成电路芯片500的端子可以通过焊接材料与基板100上的端子图案结合。更具体地说，第一端子图案120和第一端子520可以通过焊接材料彼此结合。
[0089]如图5所示，端子优选地与图1中示出的基板100上的芯片区150内的各端子图案对应，而且图5的主体焊盘510的形状优选地与图1的主体图案110的形状对应。然而，在实施方式中，主体焊盘510的形状不必与主体图案110的形状对应。
[0090]图6A和6B是示出根据本发明的实施方式的集成电路芯片的图，在集成电路芯片中，施加有高电压的端子和主体焊盘之间的间隔距离长。
[0091]根据本实施方式的、包括多个端子的每个集成电路芯片600配置为使得每个集成电路芯片600包括主体焊盘610以及来自于多个端子且被施加有高电压的第一端子620ο主体焊盘610配置为使得第一端子620和主体焊盘610之间的间隔距离比除了第一端子620之外的多个端子和主体焊盘610之间的间隔距离大。