[0092]在这种情况下，主体焊盘610的形状可以根据第一端子620变形。如图6A所示，主体焊盘610的、面对第一端子620的一部分可以恢复为半圆形形状，从而仅使第一端子620和主体焊盘610之间的间隔距离比除了第一端子之外的端子和主体焊盘610之间的间隔距离大。相比之下，如图6B所示，主体焊盘610的、面对第一端子620的一部分恢复为圆角矩形形状，从而仅使第一端子620和主体焊盘610之间的间隔距离比除了第一端子之外的端子和主体焊盘610之间的间隔距离大。
[0093]在实施方式中，可以向主体焊盘610施加接地GND电压。在另一实施方式中，主体焊盘610可以维持悬浮状态。
[0094]图7是示出根据本发明的实施方式的集成电路芯片的图，在集成电路芯片中，在包括施加有高电压的端子的局部区域和主体焊盘之间间隔距离。
[0095]根据本实施方式的、包括多个端子的集成电路芯片700配置为使得集成电路芯片700包括:主体焊盘710 ;第一端子720，来自于多个端子且被施加有高电压；局部区域730，包括第一端子720 ;以及区域740，除了包括第一端子720的局部区域730之外，以及使得包括第一端子720的局部区域730和主体焊盘710之间的间隔距离形成为比其它区域740和主体焊盘710之间的间隔距离大。
[0096]在这种情况下，主体焊盘710的面积可以调整以最小化主体焊盘710的基本性能的降低。例如，当主体焊盘710为接地GND时，为了可靠地执行其接地功能，可以将主体焊盘710的面积设计成维持在等于或大于最小面积的水平。
[0097]除了上述各实施方式之外，本发明的又一实施方式提供一种集成电路芯片，在集成电路芯片中，可以在主体焊盘和被施加有高电压的第一端子之间形成障碍图案或槽，并因此，可以在主体焊盘和第一端子之间选择性确保间距。
[0098]此外，虽然在图1至3的基板100、200和300以及图5至7的集成电路芯片500、600和700中，优选的是，基板100、200和300中的每一个上的主体图案110、210或310的形状与集成电路芯片500、600和700中相应的集成电路芯片上的主体焊盘510、610或710相同或基本相同，但是本发明的精神不限于此。例如，虽然图5的集成电路芯片500和图1的基板100可以一起使用，但是图5的集成电路芯片500和图2的基板200或图3的基板300可以结合并一起使用。
[0099]图8是示出根据本发明的实施方式的、包括高电压端子的集成电路芯片和包括高电压端子图案的基板之间的对应关系的图。
[0100]参照图8，集成电路芯片600对应基板200上的芯片区230。当集成电路芯片600安装在基板200上时，芯片区230被集成电路芯片600覆盖。在这种情况下，集成电路芯片600的主体焊盘610通过焊接材料与基板200上的主体图案210结合。此外，第一端子620即高电压端子通过焊接材料与基板200上的第一端子图案220结合。主体焊盘610的、面对第一端子620的一部分可以凹陷(恢复)为半圆形形状，而且主体图案210的、面对第一端子图案220的一部分也可以凹陷(恢复)为半圆形形状。
[0101]根据本发明，可以实现具有图案的基板和集成电路芯片，该图案针对高电压端子具有改进的耐压特性。
[0102]此外，根据本发明，基板和集成电路芯片可以提供有效的热控制方式，而且还具有针对高电压的有效改进的耐压特性，同时维持集成电路芯片的面积不增加。
[0103]此外，根据本发明，高电压端子和主体焊盘之间的间距以及高电压端子图案和主体图案之间的间距可以被有效地确保，并因此，可以降低由于过多的焊接材料引起的故障(诸如，不期望的短路)的发生率。
[0104]此外，根据本发明，可以指定高电压端子或包括高电压端子的区域，随后可以确保间距，而且不管它是接地GND或是处于悬浮状态，主体焊盘都可以可靠地用作发光图案。
[0105]集成电路芯片的底面上的主体焊盘或形成于与集成电路芯片结合的基板的上表面上的主体图案具有散热效果。即，在产生大量热的应用中，热控制相当于非常重要的规范，并因此，集成电路芯片的底面上的主体焊盘或形成于基板的上表面上的主体图案的尺寸需要维持在预定或更高的水平。在这种情况下，在热控制方面有效的是，维持集成电路芯片的端子和主体焊盘的边界线之间或基板上的主体图案和端子图案之间的间距处于满足要求的规格的范围内的最低水平。
[0106]根据本发明，根据芯片面积(经济效益)、热控制以及高电压操作期间的稳定性，提出可以减少产生缺陷的原因的基板和集成电路芯片的设计。
[0107]此外，根据本发明，可以实现一种方案，该方案不限于特定的应用(诸如AC直接LED集成电路芯片等)，而且在向特定引脚施加的电压比向其余引脚施加的电压高的应用中，可以提高针对高电压的耐压特性而且不增加芯片的面积。此外，根据本发明，可以设计一种基板和集成电路芯片，它们可以在产生大量热且特定端子的操作电压范围宽的应用中减少操作期间产生缺陷的原因。
[0108]如上所述，虽然结合具体细节，诸如具体的元件和有限的实施方式及附图，对本发明进行了描述，但是这些仅用于帮助全面理解本发明。本发明不限于这些实施方式，而且具有本发明所属领域的普通知识的技术人员可以基于以上描述进行各种修改和变形。
[0109]因此，本发明的技术精神不应仅基于描述的实施方式来限定，所附的权利要求、权利要求的所有等同物以及等同修改都应被解释为落入本发明的精神的范围内。
【主权项】
1.一种基板，包括多个端子图案，包括多个端子的集成电路芯片安装在所述基板上，所述基板包括: 主体图案，形成于与所述集成电路芯片的主体接触的位置； 至少一个第一端子图案，形成于与至少一个第一端子接触的位置，所述至少一个第一端子来自于所述多个端子且被施加有第一电压；以及 第二端子图案，配置为包括除了所述至少一个第一端子图案之外的其余端子图案中的至少一部分， 其中所述第一电压为比给除了所述至少一个第一端子之外的其余端子施加的电压高的电压，以及 其中所述第一端子图案和所述主体图案之间的第一间距比所述第二端子图案和所述主体图案之间的第二间距大。2.如权利要求1所述的基板，其中包括面对所述至少一个第一端子图案的一部分的、所述主体图案的局部区域形成为凹形。3.如权利要求1所述的基板，进一步包括在所述至少一个第一端子图案和所述主体图案之间形成的槽。4.如权利要求1所述的基板，进一步包括在所述至少一个第一端子图案和所述主体图案之间形成的障碍图案。5.如权利要求4所述的基板，其中针对焊接材料，与所述多个端子图案和所述主体图案相比，所述障碍图案具有更低的亲和度。6.如权利要求1所述的基板，其中所述主体图案的面对所述至少一个第一端子图案的第一边界线和所述主体图案的面对所述第二端子图案的第二边界线位于所述主体图案的不同面上，并且所述第二端子图案为形成为面对所述第二边界线的一组端子。7.如权利要求1所述的基板，其中所述主体图案通过焊接材料与所述集成电路芯片的所述主体结合。8.一种集成电路芯片，包括多个端子，所述集成电路芯片安装于包括多个端子图案的基板上，所述集成电路芯片包括: 主体焊盘，形成在所述集成电路芯片的主体的、面对所述基板的面上； 至少一个第一端子，来自于所述多个端子且被施加有第一电压；以及 第二端子，包括除了所述至少一个第一端子之外的其余端子中的至少一部分， 其中所述第一电压为比给除了所述至少一个第一端子之外的其余端子施加的电压高的电压，以及 其中所述第一端子和所述主体焊盘之间的第一间距比所述第二端子和所述主体焊盘之间的第二间距大。9.如权利要求8所述的集成电路芯片，其中包括面对所述至少一个第一端子的一部分的、所述主体焊盘的局部区域形成为凹形。10.如权利要求8所述的集成电路芯片，进一步包括在所述至少一个第一端子和所述主体焊盘之间形成的槽。11.如权利要求8所述的集成电路芯片，进一步包括在所述至少一个第一端子和所述主体焊盘之间形成的障碍图案。12.如权利要求11所述的集成电路芯片，其中针对焊接材料，与所述主体焊盘相比，所述障碍图案具有更低的亲和度。13.如权利要求8所述的集成电路芯片，其中所述主体焊盘的面对所述至少一个第一端子的第一边界线和所述主体焊盘的面对所述第二端子的第二边界线位于所述主体焊盘的不同面上，并且所述第二端子为形成为面对所述第二边界线的一组端子。14.如权利要求8所述的集成电路芯片，其中所述主体焊盘通过焊接材料与所述基板上的包括所述多个端子图案的图案结合。
【专利摘要】本发明涉及一种具有改进的图案的基板和集成电路芯片，更具体地，涉及一种技术，该技术在热控制方面有效，而且可以减少在施加有高电压的端子操作期间产生缺陷的原因。本发明的特征在于第一间距比第二间距大，其中第一间距位于被施加有比给其余端子施加的电压高的电压的第一端子或对应于第一端子的第一端子图案和出现在集成电路芯片和基板之间的主体图案之间，第二间距位于包括除了第一端子之外的其余端子中的至少一些端子的第二端子或对应于第二端子的第二端子图案和主体图案之间。
【IPC分类】H01L23/498, H01L23/367, H01L23/48, H01L23/488
【公开号】CN105590912
【申请号】CN201510738721
【发明人】李相永, 文耿植, 安基哲
【申请人】硅工厂股份有限公司
【公开日】2016年5月18日
【申请日】2015年11月4日
【公告号】US20160133587