半导体装置及其制造方法
【专利说明】半导体装置及其制造方法
[0001 ] 本申请是申请日为2011年4月11日、申请号为201110092406.3、发明名称为“半导体装置及其制造方法”申请的分案申请。
技术领域
[0002]本发明涉及一种半导体装置及其制造方法，尤其涉及一种高压晶体管元件及其制造方法。
【背景技术】
[0003]集成电路(IC)工业已历经快速的成长。集成电路(IC)材料和设计的技术发展已使每一个集成电路世代的电路较前一个世代小且更复杂。然而，这些发展会增加集成电路工艺和制造方法的复杂度，且为了实现这些技术发展，需要发展较简单的集成电路工艺和制造方法。在集成电路发展的过程中，当几何尺寸(意即可利用一工艺制造的最小元件(或线宽))缩小时，通常会增加功能密度(funct1nal density)(意即每个芯片面积的相互连接元件的数量)。
[0004]这种持续微缩几何尺寸的工艺会在制造高压晶体管元件中产生挑战。这些高压晶体管元件会需要从晶体管元件的一栅极至晶体管元件的一漏极区之一足够大的电压降。通常借由将漏极区推向远离于栅极和源极区以达到上述大电压降，有效延长漏极区。然而，当晶体管元件尺寸缩小时，延长漏极区会变成没有作用。
[0005]因此，在高压半导体晶体管元件制造方法中，需要一种半导体装置及其制造方法，以克服公知技术的缺点。
【发明内容】
[0006]有鉴于此，本发明揭示的一实施例提供一半导体装置。上述半导体装置包括一第一掺杂区和一第二掺杂区，两者形成于一基板中，一部分的该基板使该第一掺杂区和该第二掺杂区彼此分离，该第一掺杂区和该第二掺杂区具有相反导电类型的掺质;一第一栅极，形成于该基板上方，该第一栅极部分重叠于该第一掺杂区的一部分、该部分的该基板、和该第二掺杂区的一部分;一第二栅极，形成于该基板上方，该第二栅极部分重叠于该第二掺杂区的一不同部分;一第一电压源，对该第二栅极提供一第一电压；以及一第二电压源，对该第二掺杂区提供一第二电压，其中该第二电压大于该第一电压。
[0007]本发明揭示的又一实施例提供一半导体装置的制造方法。上述半导体装置的制造方法包括于一基板中形成一第一井和相反掺杂的一第二井，一部分的该基板使该第一井和该第二井彼此分离;于该基板上方形成一组件栅极和一虚设栅极，该组件栅极形成于该第一井和该第二井的上方，且该虚设栅极形成于该第二井的上方，且该组件栅极和该虚设栅极借由一空隙隔开;形成一保护屏蔽，以覆盖该组件栅极和该虚设栅极之间的该空隙;形成一源极区和具有与该源极区相同掺杂极性的一漏极区，该源极区形成于未被该组件栅极保护的一部分该第一井中，且该漏极区形成于未被该虚设栅极和该保护屏蔽保护的一部分该第二井中；移除该保护屏蔽;形成用于该源极区、该漏极区、该组件栅极、该虚设栅极和从该空隙暴露出来的一部分该第二井的硅化表面;对该虚设栅极施加偏压至一第一电压；以及对该漏极区施加偏压至不同于该第一电压的一第二电压，该第二电压大于该第一电压。
[0008]本发明揭示的一实施例提供一半导体装置。上述半导体装置包括一第一掺杂区和一第二掺杂区，两者形成于一基板中，上述第一掺杂区和上述第二掺杂区具有相反导电类型的掺质；一第一栅极，形成于上述基板上方，上述第一栅极部分重叠于上述第一掺杂区的一部分和上述第二掺杂区的一部分;一第二栅极，形成于上述基板上方，上述第二栅极部分重叠于上述第二掺杂区的一不同部分;一第一电压源，对上述第二栅极提供一第一电压；以及一第二电压源，对上述第二掺杂区提供一第二电压，其中上述第一电压和上述第二电压彼此不同。
[0009]本发明揭示的另一实施例提供一半导体装置。上述半导体装置包括一第一掺杂井和一第二掺杂井，各自形成于一基板中，上述第一掺杂井和上述第二掺杂井的其中一个以一P型掺质掺杂，且上述第一掺杂井和上述第二掺杂井的另外一个以一N型掺质掺杂;一元件栅极结构，部分设置于上述第一掺杂井和上述第二掺杂井的上方，上述元件栅极结构包括一多晶硅栅极，其中上述元件栅极结构的一全部上表面为硅化；以及一虚设栅极结构，设置于上述第二掺杂井的上方，上述虚设栅极结构借由一空隙与上述元件栅极结构隔开，其中位于与空隙的下方的上述第二掺杂井的一区域具有一硅化表面。
[0010]本发明揭示的又另一实施例提供一半导体装置的制造方法。上述半导体装置的制造方法包括于一基板中形成一第一井和相反掺杂的一第二井;于上述基板上方形成一元件栅极和一虚设栅极，上述元件栅极形成于上述第一井和上述第二井的上方，且上述虚设栅极形成于上述第二井的上方，且上述第一井和上述第二井借由一空隙隔开;形成一保护遮罩，以覆盖上述第一井和上述第二井之间的上述空隙；形成一源极区和具有与上述源极区相同掺杂极性的一漏极区，上述源极区形成于未被上述元件栅极保护的一部分上述第一井中，且上述漏极区形成于未被上述虚设栅极和上述保护遮罩保护的一部分上述第二井中；移除上述保护遮罩；以及形成用于上述源极区、上述漏极区、上述元件栅极、上述虚设栅极和从上述空隙暴露出来的一部分上述第二井的硅化表面。
[0011]本发明揭示的多个实施例分别提供不需要特定的优点，包括:有需要时可以增加导电路径的电阻;会放宽现行工艺的迫切的叠对需求;可简化工艺和降低制造成本;可提供较佳的高频性能。因此，本发明实施例可利用不同的施加偏压组合而具有弹性以适用于不同的需求。
【附图说明】
[0012]图1为依据本发明不同实施例的半导体结构的形成方法的流程图。
[0013]图2至图6为依据本发明一实施例的半导体结构的形成方法的工艺剖面图。
[0014]图7和图8为依据本发明另一实施例的半导体结构的形成方法的工艺剖面图。
[0015]主要附图标记说明:
[0016]20?方法；
[0017]22、24、26、28、30、32 ?步骤；
[0018]45?基板；
[0019]50、51?绝缘结构；
[0020]60、61?掺杂井；
[0021]40、300?高压N型金属氧化物半导体晶体管；
[0022]70、71?栅极堆叠；
[0023]80、81?栅极介电层；
[0024]90、91?栅极层；
[0025]95?空隙；
[0026]100 ?距离；
[0027]102?光致抗蚀剂遮罩；
[0028]105?轻掺杂源极区；
[0029]110、111、112、113 ?栅极间隙壁;
[0030]120?光致抗蚀剂遮罩；
[0031]130、131?重掺杂源极区；
[0032]150、151、152、153、154 ?硅化物;
[0033]180、181 ?电压源；
[0034]200?空乏区；
[0035]210?电流路径；
[0036]230?聚集区；
[0037]240?较直导电路径；
[0038]310?元件栅极堆叠；
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