佳叠对(overlay)控制的工艺步骤通常为形成栅极堆叠70和71的工艺步骤。在如图4的实施例中，(虚设)栅极堆叠71用于定义上述重掺杂漏极区131的区域。由于(虚设)栅极堆叠71的叠对(overlay)控制较佳，所以相较于使用一光致抗蚀剂遮罩来定义上述重掺杂漏极区131的区域，(虚设)栅极堆叠71可更精确地控制上述重掺杂漏极区131的面积或尺寸。
[0056]请参考图5，在一常用的灰化或剥除工艺中，移除上述光致抗蚀剂遮罩120。然后，于基板45暴露的表面上进行一硅化工艺，以形成自对准硅化物(也可视为硅化物)150-154。更详细地说，硅化物150形成于上述重掺杂源极区130暴露的表面中；硅化物151形成于上述重掺杂漏极区131暴露的表面中；娃化物152形成于从空隙95暴露出来的掺杂井61和栅极间隙壁111-112之间的表面区域；以及硅化物153-154分别形成于上述栅极层90和91暴露的表面中。在硅化物工艺中，栅极间隙壁110-113视为保护遮罩。
[0057]公知工艺会需要一光致抗蚀剂保护氧化物(RPO)层以防止硅化物153-154的形成，或可需要一额外工艺以移除硅化物153-154。此处，不需额外移除硅化物的工艺，且不需形成光致抗蚀剂保护氧化物(RPO)层，因而可降低工艺成本。对于HV匪OS 40做为一高压晶体管元件而言，从栅极堆叠70至上述重掺杂漏极区131会想要有较高的压降。这是为什么上述重掺杂漏极区131会从上述重掺杂源极区130和栅极堆叠70被外推，且由于一较长的导电路径增加上述导电路径的电阻，因此有效增加压降。
[0058]在如图5所示的实施例中，硅化物152不会影响上述导电路径的电阻太多。这是因为栅极间隙壁112和113会使电流流经掺杂井61的一较低掺质剂量漂移区，其构成一高电阻路径。换句话说，硅化物152有效地与低掺质剂量高电阻漂移区串接耦合。可以了解，当两个电阻元件串接耦合时，具有高电阻的元件控制总电阻。因此，漂移区的高电阻路径会控制总电阻，而可以忽略硅化物152对总电阻的构成。相反地，事实上硅化物152可具有一低电阻而不会对HV NMOS 40的性能产生负面影响。就其本身而论，不需进行额外的工艺以防止硅化物152的形成。
[0059]另外，(在公知工艺中)已形成光致抗蚀剂保护氧化物(RPO)层，上述光致抗蚀剂保护氧化物(RPO)层会覆盖至少一部分栅极堆叠70。因此，因为被光致抗蚀剂保护氧化物(RPO)层覆盖的栅极堆叠不会被硅化，所以于栅极堆叠70上形成的任何硅化物会仅成为一个部分硅化物。这种部分硅化的栅极表面会导致HV NMOS 40在高频条件下(例如射频(RF))造成较差的性能。此处，由于没有光致抗蚀剂保护氧化物(RPO)层形成，栅极堆叠70具有一完全硅化表面。因此，栅极堆叠70可达到较佳的高频性能。
[0060]请参考图6，上述栅极堆叠71(借由硅化物154)耦接至一电压源180，且上述重掺杂漏极区131(借由硅化物151)耦接至一电压源181。换句话说，可操作电压源180和181对上述栅极堆叠71和上述重掺杂漏极区131施加偏压至不同的电压。电压源180和181可为HV NMOS40所在位置中的集成电路芯片内部的元件。举例来说，电压源180和181可为例如工作电压(Vdd)线的一电压供应源，或为一电性接地线。电压源180和181也可为分压电压供应源(voltage divided power supply)。在一些实施例中，电压源180和181也可为其他晶体管元件的一些部分，例如其他的高压N型金属氧化物半导体晶体管和高压P型金属氧化物半导体晶体管。
[0061 ] 在本发明一实施例中，HV NMOS 40在关闭状态(off-state)。电压源180对上述栅极堆叠71施加偏压以使上述栅极堆叠71的电压低于上述重掺杂漏极区131。举例来说，电压源180可耦接至一接地线，且电压源181可耦接至一电源线。结果，在掺杂井61中的上述栅极堆叠71之下形成一空乏区200。
[0062]空乏区200实质上没有电荷载子，因此不会承载电流。因此，由于空乏区200的存在，延伸一电流路径210—一电流从上述重掺杂源极区130至上述重掺杂漏极区131流经的路径一一所以电流流经空乏区200的周围。上述延伸的电流路径210有效增加上述重掺杂源极区130和上述重掺杂漏极区131之间的电阻路径。一栅极-漏极电压(Vgd)位于上述重掺杂源极区130和上述重掺杂漏极区131之间的上述电阻路径。换句话说，上述电阻路径做为通道区中的电压降。
[0063]为了优化HV匪OS40的性能，包括改善电介质时变击穿(TDDB)能力，会想要分配大部分栅极-漏极电压(Vgd)至此导电路径(或具有一较大电压降)，其可借由增加上述导电路径的电阻来达成。现有工艺会借由将上述重掺杂漏极区131移动更远离于上述重掺杂源极区130的方式以增加电阻路径的电阻，其会增加HV NMOS 40的尺寸所以不理想。相较之下，如图6所示的实施例有提供增加导电路径的电阻且不会增加HV NMOS 40的尺寸的优点。
[0064]图7显示当HV匪OS 40为开启状态的HV NMOS 40的一实施例。在此实施例中，会想要借由在掺杂井61中的上述栅极堆叠71之下形成一聚集区230的方式改善HV NMOS 40的电流性能(例如漏极饱和电流(Id_sat)和漏极线性电流(Id_linear))。可借由对上述栅极堆叠71施加偏压使其高于上述重掺杂漏极区131的方式形成聚集区230。聚集区230也会与从上述重掺杂源极区130至上述重掺杂漏极区131的较直导电路径240—起形成。
[0065]图8显示一高压N型金属氧化物半导体晶体管(HV匪OS)300，其类似于上述如图2至图7所示的HV NMOS 40。为了一致性和清楚性，在图8中，与图2至图7中类似的元件使用相同的附图标记。使用与HV匪OS 40实质类似的工艺来形成HV NMOS 3000HV匪OS 300包括类似于栅极堆叠70的一元件栅极堆叠31(LHV NMOS 300也包括类似于栅极堆叠71的多个虚设栅极堆叠。为了简化起见，图8中显示四个这种虚设栅极堆叠311-314，然而了解可形成任何数量的这种虚设栅极堆叠。
[0066]例如HV匪OS 40的实施例，这种虚设栅极堆叠311-314帮助将上述重掺杂漏极区131外推，且有效增加当HV匪OS 40在关闭状态时电流路径的电阻。并且，类似于图6至图7所示的实施例，可对每一个虚设栅极堆叠311-314施加偏压至一电压，其不同于对重掺杂漏极区131施加偏压的电压。因此，依据HV NMOS 40的需求，可于虚设栅极堆叠311-314之下形成多重空乏区或聚集区。
[0067]本发明揭示的多个实施例提供优点，可以了解不同的实施例提供不同的优点，且所有的实施例并不需要特定的优点。上述优点之一为虚设栅极堆叠可以有效将漏极区从源极区和元件栅极“外推”，因而当有需要时可以增加导电路径的电阻。另一优点为虚设栅极堆叠的使用会放宽现行工艺的迫切的叠对(over lay)需求。再一优点为由于不需形成一光致抗蚀剂保护氧化物(RPO)层