以防止硅化物形成，可简化工艺和降低制造成本。再者，元件栅极此时可具有一完全硅化表面，其可提供较佳的高频性能。又一优点为由于虚设栅极堆叠和漏极区借由不同的电压源被有源施加偏压至不同的电压，所以可于虚设栅极堆叠的下方形成一空乏区或一聚集区的任一个。因此，本发明揭示实施例的施加偏压组合具有弹性以适用于不同的需求。
[0068]可以了解的是，可进行额外的工艺以完成HV NMOS 40的形成。举例来说，这些额外的工艺可包括内连线结构工艺(例如导线和介层孔，金属层，和层间电介质以提供例如HV匪OS 40的晶体管的电性连接)，保护层沉积工艺，和包装工艺。为了简化起见，在此不加以叙述这些额外的工艺。
[0069]本发明揭示的一实施例包括一半导体装置。上述半导体装置包括一第一掺杂区和一第二掺杂区，两者形成于一基板中，该第一掺杂区和该第二掺杂区具有相反导电类型的掺质;一第一栅极，形成于该基板上方，该第一栅极部分重叠于该第一掺杂区的一部分和该第二掺杂区的一部分;一第二栅极，形成于该基板上方，该第二栅极部分重叠于该第二掺杂区的一不同部分;一第一电压源，对该第二栅极提供一第一电压；以及一第二电压源，对该第二掺杂区提供一第二电压，其中该第一电压和该第二电压彼此不同。
[0070]本发明揭示的另一实施例系包括一半导体装置。上述半导体装置包括一第一掺杂井和一第二掺杂井，各自形成于一基板中，上述第一掺杂井和上述第二掺杂井的其中一个以一 P型掺质掺杂，且上述第一掺杂井和上述第二掺杂井的另外一个以一 N型掺质掺杂;一元件栅极结构，部分设置于上述第一掺杂井和上述第二掺杂井的上方，上述元件栅极结构包括一多晶硅栅极，其中上述元件栅极结构的一全部上表面为硅化；以及一虚设栅极结构，设置于上述第二掺杂井的上方，上述虚设栅极结构借由一空隙与上述元件栅极结构隔开，其中位于与空隙的下方的上述第二掺杂井的一区域具有一硅化表面。
[0071]本发明揭示的又另一实施例包括一半导体装置的制造方法。上述半导体装置的制造方法包括于一基板中形成一第一井和相反掺杂的一第二井;于上述基板上方形成一元件栅极和一虚设栅极，上述元件栅极形成于上述第一井和上述第二井的上方，且上述虚设栅极形成于上述第二井的上方，且上述第一井和上述第二井借由一空隙隔开;形成一保护遮罩，以覆盖上述第一井和上述第二井之间的上述空隙；形成一源极区和具有与上述源极区相同掺杂极性的一漏极区，上述源极区形成于未被上述元件栅极保护的一部分上述第一井中，且上述漏极区形成于未被上述虚设栅极和上述保护遮罩保护的一部分上述第二井中；移除上述保护遮罩；以及形成用于上述源极区、上述漏极区、上述元件栅极、上述虚设栅极和从上述空隙暴露出来的一部分上述第二井的硅化表面。
[0072]虽然本发明已以实施例揭示如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，应当可作些许改变与润饰，因此本发明的保护范围应当视所附的权利要求书界定的范围为准。
【主权项】
1.一种半导体装置，包括: 一第一掺杂区和一第二掺杂区，两者形成于一基板中，一部分的该基板使该第一掺杂区和该第二掺杂区彼此分离，该第一掺杂区和该第二掺杂区具有相反导电类型的掺质；一第一栅极，形成于该基板上方，该第一栅极部分重叠于该第一掺杂区的一部分、该部分的该基板、和该第二掺杂区的一部分； 一第二栅极，形成于该基板上方，该第二栅极部分重叠于该第二掺杂区的一不同部分； 一第一电压源，对该第二栅极提供一第一电压；以及 一第二电压源，对该第二掺杂区提供一第二电压，其中该第二电压大于该第一电压。2.如权利要求1所述的半导体装置，其中操作该第一电压源和该第二电压源使该第一电压小于该第二电压，以于该第二掺杂区中且于该第二栅极下方形成一空乏区。3.如权利要求1所述的半导体装置，其中该第一电压源和该第二电压源的其中一个耦接至一电源，且该第一电压源和该第二电压源的另外一个耦接至一电性接地。4.如权利要求1所述的半导体装置，其中: 该第一掺杂区包括一第一重掺杂部分以构成一晶体管的一源极； 该第二掺杂区包括一第二重掺杂部分以构成该晶体管的一漏极，该第一重掺杂部分和该第二重掺杂部分分别掺杂与该第二掺杂区相同极性；以及该第一栅极构成该晶体管的一栅极。5.如权利要求1所述的半导体装置，还包括一第三栅极，形成于该第二掺杂区上。6.如权利要求1所述的半导体装置，还包括多个额外虚设栅极结构，设置于第二掺杂井的上方。7.如权利要求1所述的半导体装置，其中该第一栅极具有一完全硅化上表面。8.一种半导体装置的制造方法，包括下列步骤: 于一基板中形成一第一井和相反掺杂的一第二井，一部分的该基板使该第一井和该第二井彼此分呙; 于该基板上方形成一组件栅极和一虚设栅极，该组件栅极形成于该第一井和该第二井的上方，且该虚设栅极形成于该第二井的上方，且该组件栅极和该虚设栅极借由一空隙隔开； 形成一保护屏蔽，以覆盖该组件栅极和该虚设栅极之间的该空隙； 形成一源极区和具有与该源极区相同掺杂极性的一漏极区，该源极区形成于未被该组件栅极保护的一部分该第一井中，且该漏极区形成于未被该虚设栅极和该保护屏蔽保护的一部分该第二井中； 移除该保护屏蔽； 形成用于该源极区、该漏极区、该组件栅极、该虚设栅极和从该空隙暴露出来的一部分该第二井的硅化表面； 对该虚设栅极施加偏压至一第一电压；以及 对该漏极区施加偏压至不同于该第一电压的一第二电压，该第二电压大于该第一电压。9.如权利要求8所述的半导体装置的制造方法，其中形成该硅化表面的步骤包括硅化该组件栅极的一全部上表面。10.如权利要求8所述的半导体装置的制造方法，更包括对该组件栅极施加一第三电压，其中该第三电压大于该第二电压，使得一压降形成于该组件栅极与该漏极区之间。
【专利摘要】本发明提供一种半导体装置及其制造方法。上述半导体装置包括一第一掺杂区和一第二掺杂区，两者形成于一基板中，一部分的该基板使该第一掺杂区和该第二掺杂区彼此分离，该第一掺杂区和该第二掺杂区具有相反导电类型的掺质。一第一栅极，形成于该基板上方，该第一栅极部分重叠于该第一掺杂区的一部分、该部分的该基板、和该第二掺杂区的一部分。一第二栅极，形成于该基板上方，该第二栅极部分重叠于该第二掺杂区的一不同部分。上述半导体装置包括一第一电压源，对该第二栅极提供一第一电压。一第二电压源，对该第二掺杂区提供一第二电压，其中该第二电压大于该第一电压。本发明实施例可利用不同的施加偏压组合而具有弹性以适用于不同的需求。
【IPC分类】H01L21/336, H01L29/40, H01L29/49, H01L29/45, H01L29/78
【公开号】CN105679811
【申请号】CN201610263564
【发明人】蔡永智, 林汉仲
【申请人】台湾积体电路制造股份有限公司
【公开日】2016年6月15日
【申请日】2011年4月11日
【公告号】CN102456722A, US8552495, US9209183, US20120098063, US20140021558, US20160086859