在非均质表面上形成金属的方法及并入非均质表面上的金属的结构的制作方法

在非均质表面上形成金属的方法及并入非均质表面上的金属的结构的制作方法
【专利摘要】所揭示的技术涉及包含存储器装置的集成电路。一种形成集成电路的方法包括提供包括第一区域及第二区域的表面，其中所述第一区域由不同于所述第二区域的材料形成。所述方法另外包括形成与所述第一区域及所述第二区域接触且跨越所述第一区域及所述第二区域的晶种材料。所述方法进一步包括在晶种材料上形成包括钨的金属。
【专利说明】
在非均质表面上形成金属的方法及并入非均质表面上的金属 的结构
技术领域
[0001] 所揭示的技术大体上涉及集成电路，且更特定来说，本发明涉及在非均质表面上 (例如跨越存储器单元)形成金属的方法。
【背景技术】
[0002] 包括沉积金属(例如钨金属化)的集成电路可在宽广范围的电子装置中找到，所述 装置包含计算机、数码相机、蜂窝式电话、个人数字助理等等。金属化可形成用于(例如)使 离散装置(例如晶体管或存储器单元)与电输入/输出引脚互连的总体金属化方案的部分。 随着金属互连件的尺寸按比例调整，金属互连件的电阻增大。因此，为减小金属互连件的电 阻的增大，需要可通过减小其电阻率来降低其电阻的金属结构。
【附图说明】
[0003] 图IA为形成于异质表面上的金属化结构的示意性横截面描绘。
[0004] 图IB为根据一些其它实施例的金属化结构的示意性横截面描绘。
[0005] 图2A到2D为根据一些实施例处于制造的各种阶段的存储器阵列的示意性横截面 描绘。
[0006] 图3为根据一些其它实施例的存储器阵列的示意性横截面描绘。
[0007] 图4为根据一些实施例的说明随晶种材料的厚度而变化的导电材料的实验性电阻 率的图表。
[0008] 图5A为根据一些实施例的说明随导电材料的厚度而变化的所述导电材料的实验 性电阻率的图表。
[0009] 图5B为根据一些实施例的说明导电金属材料的X射线衍射光谱的图表。
[0010] 图5C为根据一些其它实施例的说明导电金属材料的X射线衍射光谱的图表。
[0011] 图f5D为根据一些其它实施例的说明导电金属材料的X射线衍射光谱的图表。
[0012] 图式中的特征未必按比例绘制，且可沿不同于所说明方向的方向延伸。虽然说明 各种轴及方向来促进本文中的论述，但应了解，所述特征可沿不同方向延伸。
【具体实施方式】
[0013] 集成电路(IC)的金属互连件提供离散装置(例如晶体管、电阻器或存储器单元)与 外部电输入及输出（例如I/O引脚)之间的电连接。随着IC的大小继续小型化，互连件可为许 多性能度量的瓶颈。举例来说，金属互连件的不断增大的电阻及/或不断增大的电容可限制 存取速度且增大电子装置(例如，无线装置、个人计算机等等)的功率消耗。
[0014] 随着金属互连件的尺寸按比例调整，金属互连件的电阻增大。这是因为金属结构 (例如，金属线及通孔)的电阻大体与金属结构的横截面积(例如，矩形金属结构的宽度与高 度的乘积)成比例，且缩短横向尺寸(例如金属结构的宽度)可导致金属结构的电阻的非所 需增大。针对金属结构的给定长度，在一些情况下，可通过按比例增大金属结构的高度而补 偿金属结构的电阻的此增大，借此使横截面积保持相对恒定。然而，此补偿可具有负面结 果。举例来说，增大的高度引起沿纵向方向延伸的金属结构的侧的面积增大，这可导致金属 线的电容增大。另外，金属结构的高度增大可导致处理难度增大，例如蚀刻金属线的难度或 用电介质材料填充形成于金属线之间的间隙的难度(其中通过蚀刻金属层形成所述线）。因 此，需要可通过最小化其电阻率来独立于尺寸补偿而降低其电阻的金属结构。在本文描述 的一些实施例中，通过控制形成金属结构的金属材料的微结构及相而最小化电阻率。
[0015] 包括钨的金属结构用来形成用于各种应用(包含存储器装置在内）的互连件的各 种组件。包括钨的金属结构尤其包含电极、通孔、金属线、接触件及插头。钨在各种金属结构 中的广泛使用可至少部分归因于可用于处理钨的相对宽广的选项范围（包含沉积工艺及蚀 刻工艺）。（例如）可尤其使用原子层沉积(ALD)、化学气相沉积(CVD)、蒸发及物理气相沉积 (PVD)来沉积钨。另外，存在针对钨的许多已知蚀刻化学反应，其尤其包含采用氟、氯及硫的 化学反应。
[0016] 包括钨的薄膜的电阻率可受薄膜沉积到其上的表面的特性影响。在不受理论限制 的情况下，据信此相依性的原因可能是(例如)薄膜材料与提供所述表面的材料之间的界面 能。在这方面，在特定情况下，在具有单一材料的均质表面而非具有超过一种材料的异质表 面上形成薄膜可为有利的。具有均质表面可导致例如薄膜中微粒的均质大小分布及/或较 紧密大小分布的优点。在这方面，本文揭示的各种实施例从沉积于均质表面上的金属薄膜 (例如，包括钨)形成金属结构。
[0017] 另外，均质表面还可有利于控制薄膜材料的相。举例来说，已观察到钨具有至少两 个固态结晶相:具有体心立方(bcc)结构的低电阻率α相及具有立方(A15)结构的高电阻率β 相。前者被理解为平衡相。在包括钨的给定薄膜中，可存在α相及β相中的任一者或两者。在 特定情况下，钨的α相与β相之间的电阻率差异可超过10倍。因此，在不受理论限制的情况 下，当需要金属结构的较低电阻率时，控制包括钨的金属结构的微结构使得较低电阻率α钨 在金属结构中的分率被最大化可为有利的。在这方面，本文揭示的各种实施例可形成主要 包括α相妈且基本上不含β相妈的金属结构。
[0018]图IA为形成于异质表面4a、6a上的金属化结构2的示意性横截面描绘。金属化结构 可为互连结构。形成互连结构2的方法包含提供衬底，所述衬底包含第一材料4及邻近于第 一材料4的不同于所述第一材料的第二材料6。所述方法另外包含提供暴露表面，所述暴露 表面包括第一材料的第一表面区域4a及第二材料的第二表面区域6a。所述方法进一步包含 经由物理气相沉积工艺在第一表面区域4a及第二表面区域6a上沉积包括钨的围包 (blanket)薄膜金属8。薄膜金属8随后可经图案化以形成各种互连结构，例如金属线。
[0019] 第一材料4可充当电导体，例如通孔、插头、接触件或其它类似结构。第一材料4可 包含金属材料，例如碳、钨、铝、铜、氮化钛、氮化钽及掺杂结晶硅以及其它金属材料。
[0020] 第二材料6可充当电绝缘体，（尤其）例如金属间电介质、层间电介质及隔离电介 质。所述第二材料可包含电介质材料，例如氧化硅、氮化硅及氮氧化硅以及其它氧化物或电 介质。
[0021 ]首先通过沉积金属薄膜，且随后图案化薄膜以形成由间隙分离的第一金属材料4 而形成第一材料4,接着在间隙内沉积电介质材料以形成第二材料6。此类型的工艺有时称 为"消减金属"工艺。在其它实施例中，首先通过沉积电介质薄膜，且随后图案化所述电介质 以形成由间隙分离的第二材料6而形成第二材料6，接着通过在间隙内电镀/沉积金属材料 以形成第一材料4。此类型的工艺有时称为"金属镶嵌"工艺。
[0022]在通过消减或金属镶嵌工艺中的一者形成第一材料4及第二材料6之后，可使用 (例如)化学机械抛光(CMP)工艺而通过平坦化形成包含第一表面区域4a及第二表面区域6a 的大体上平坦表面。在"消减金属"工艺中，CMP工艺移除沉积于图案化第一材料4上过量的 电介质材料以形成大体上平坦表面，而在"金属镶嵌"工艺中，CMP工艺移除沉积于经图案化 第二材料6上过量的金属材料以形成大体上平坦表面。如在本文中使用，"大体上"平坦表面 为大体平坦表面，所述表面可包含可由例行处理变化引起的相邻第一材料4与第二材料6之 间的阶梯高度。此类变化可（例如）归因于第一材料4与第二材料6之间的CMP移除速率的差 异而出现。这有时称为"凹陷(dishing)"。虽然此类阶梯高度可取决于CMP工艺的特定条件， 但在本文描述的实施例中，"大体上"平坦表面将理解为具有由大体不超过经平坦化的材料 (例如，在图IA中的第一材料4及第二材料6)的厚度的凹陷引起的局部阶梯高度变化。举例 来说，平坦表面可具有不超过(例如)〇nm到20nm(例如，约5nm)的局部阶梯高度变化。
[0023]可通过物理气相沉积(PVD)来沉积可包括钨的薄膜金属8。举例来说，可在DC磁控 溅镀系统中沉积薄膜金属8。在其它实施例中，通过化学气相沉积或原子层沉积来沉积薄膜 金属8。
[0024] 在一些实施例中，按约0.01 A/s与约I A/s之间的低沉积速率(例如约0.15 A/s)沉 积薄膜金属8。在其它实施例中，按约1 Α/s与约]00 Α/s之间的高沉积率(例如约11 Α/s)沉 积金属材料8。在一些实施例中，在用背侧氩流的沉积期间将有效夹持施加到晶片以使晶片 在约10 °C与约10 0 °C (例如，约17 °C)之间保持凉爽。
[0025] 包括钨的薄膜金属8的微结构可取决于若干因素，其包含在薄膜材料8与微粒于其 上生长的表面之间的界面能。针对在图IA中说明的异质表面(包含第一表面区域4a及第二 表面区域6a)，薄膜金属8与第一表面区域4a之间的第一界面能及薄膜金属8与第二表面区 域6a之间的第二界面能可为不同的。所得微结构可具有在大小分布中并不单分散的微粒； 即，微粒可具有拥有(例如）多个峰值的大小分布。举例来说，通过仅在图IA中的说明，在第 一表面区域4a上方形成的微粒8a的第一平均大小可不同于在第二表面区域6a上方形成的 微粒8b的第二平均大小。在图IA中说明的结构中，形成于第一表面区域4a上方的微粒8a在 图IA中仅出于说明的目的经描绘为平均来说大于形成于第二表面区域6a上方的微粒8b。在 其它情况中，形成于第一表面区域4a上方的微粒8a可小于形成于第二表面区域6a上方的微 粒8b。在其它情况中，相比于形成于第二表面区域6a上方的微粒8b，形成于第一表面区域4a 上方的微粒8a平均来说可为类似的。
[0026] 在薄膜金属8由钨形成的情况下，经沉积钨可包含钨的α相及β相两者。当存在两个 相时，钨的α及β相的相对量可取决于若干因素。在不受任何理论束缚的情况下，下伏材料 (SP，在图IA中的第一材料4及第二材料6)中的氧原子的可用性可为形成β相钨的因素。当存 在足够量的氧原子(其可受约束或为自由的）时，大量β相钨可存在于如此沉积的薄膜金属8 中。（例如）当第一材料4及第二材料6中的至少一者包含氧原子时，可存在大量β相钨。如在 图IA中说明，（例如）当第二材料6为包括氧化物(例如，SiO 2)的层间电介质（ILD)时，形成于 第二表面区域6a上方的微粒8b的至少一小部分可包括β相钨。相反地，当第一材料4为大体 上不含氧（例如，碳）的金属材料时，形成于第一表面区域4a上方的微粒8a的至少一小部分 可包括α相钨。虽然图IA说明形成于第二表面区域6a上方的β相钨微粒8b及形成于第一表面 区域4a上方的α相钨微粒8a，但所述描绘仅出于说明的目的，且α相钨微粒8a及β相钨微粒8b 的实际位置及分布可在第一表面区域4a及第二表面区域6a上方大体上混合。另外，在其它 实施例中，第一材料4还可包括可为形成β相钨的因素的氧原子。
[0027]如在本文使用，具有"大"量的钨相(例如，α相）的薄膜材料是指具有在约50%与约 100 %之间或在约75 %与约100 %之间（例如，约90% )的相体积分率的金属材料8的薄膜。可 (例如)通过使用所属领域中已知方法来曲线拟合薄膜的X射线衍射图案而确定钨相的体积 分率。类似地，"大体上不含"钨相（例如，β相）的薄膜材料是指具有小于约50%或小于约 I 〇 %的相体积分率的金属材料8的薄膜。
[0028]如在本文使用，"基本上由"钨相(例如，α相)组成的薄膜材料是指并不展示明显可 检测量的其它相(如可通过曲线拟合薄膜的X射线衍射图案来检测）的金属材料8的薄膜。
[0029] 仍参考图1Α，薄膜金属8的厚度In可为影响是否存在大量特定相钨(例如，β相钨） 的一个因素。举例来说，在不受理论束缚的情况下，在(例如）图IA中的异质表面上，薄膜金 属8可首先作为主要包括β相钨且大体上不含α相钨的膜而生长到特定厚度。超过特定厚度， 薄膜金属8的额外厚度可转变为包括α相及β相两者的薄膜部分，或转变为大体上不含β相钨 的薄膜部分。在不受任何理论束缚的情况下，此转变可由（例如)可接触到来自下伏材料的 较少氧的生长表面造成。在一些情况中，当直接生长于第一表面区域4a及第二表面区域6a (其中的至少一者包括可用于起始β相钨的氧原子)上时，具有小于约15nm的厚度的薄膜金 属8可大体上不含α相钨。上述情况对于制造具有基于低电阻钨的互连结构（例如，金属线） 的许多IC造成挑战，这是因为许多互连结构在下伏结构（例如，SiO 2ILD)中包括氧，且许多 此类结构是从具有小于约15nm的厚度的薄膜金属结构8形成。用来形成互连结构的材料及 工艺支持形成主要包括β相钨且大体上不含α相钨的互连结构或包括α相及β相两者的互连 结构，但并不支持形成主要包括α相钨且大体上不含β相钨的互连结构。
[0030] 现参考图IB，说明描绘根据一些其它实施例的金属化结构10的不意性部分横截面 图。在一些实施例中，金属化结构10可为互连结构。类似于图1Α，在一些实施例中，用于形成 互连结构10的方法包含提供衬底，所述衬底包含第一材料4及不同于第一材料4且邻近于第 一材料4的第二材料6,且包含提供暴露表面，所述表面包括第一材料4的第一表面区域4b及 第二材料6的第二表面区域6b。然而，与图IA相反，图IB的方法包含在第一表面区域4b及第 二表面区域6b上形成(例如，沉积）晶种材料12以提供均质表面12a来取代在第一表面区域 4b及第二表面区域6b上沉积薄膜金属8。所述方法进一步包含(例如)使用PVD工艺在均质表 面12a上形成(例如，沉积）（例如)包括钨的薄膜金属8。薄膜金属8随后可经图案化以形成各 种结构，例如互连结构，例如金属线。
[0031] 若干因素可影响围包薄膜金属8的电阻率。一个此因素可为薄膜金属8的微结构。 举例来说，金属材料的电阻率可取决于薄膜金属8的平均微粒大小及微粒大小在所述薄膜 中的分布(例如，标准差）。在不受任何理论束缚的情况下，据信此相依性可尤其来源于在电 子的平均自由路径与平均微粒大小之间的关联，这至少部分归因于在微粒边界处发生电子 碰撞的较高可能性。在这方面，在一些实施例中，具有相对较大的平均微粒大小及相对较小 的微粒大小标准差可为有利的。图IB的所说明的实施例可通过在第一表面区域4b及第二表 面区域6b与薄膜金属8之间插置合适晶种材料12而实现此有利结果。如上文结合图IA所论 述，在异质表面(例如，第一表面区域4a及第二表面区域6a)上形成围包薄膜金属8可引入可 为非单分散的微粒大小分布。在图IB的说明实施例中，围包晶种材料12提供均质表面12a， 均质表面12a可提供更单分散的微粒大小分布。
[0032] 可影响薄膜金属8的电阻率的另一因素为特定相的存在及存在相的电阻率。在这 方面，相比于β相钨，具有较高分率的α相钨可为有利的。如结合图IA论述，当异质表面包含 包括大量氧(例如，SiO 2)的表面时，可因此形成大量β相钨，尤其当薄膜金属8的厚度In具有 小于约15nm的厚度时。在图IB的说明实施例中，晶种材料12可经选择为大体上不含氧的材 料以促进形成大体上不含β相钨的薄膜金属8。在一些实施例中，薄膜金属8可基本上由α相 钨构成，使得薄膜金属8的X射线衍射图案并不展示可归因于β相钨的峰值。
[0033] 即使当晶种材料12提供均质表面12a时，在暴露的晶种材料12处存在微粒中的结 晶面也可影响薄膜金属8的微结构。在此方面中，最小化结晶面的效应可为有利的。在这方 面，在一些实施例中，晶种材料12包括非晶材料。合适非晶材料可包含非晶半导体，非晶半 导体包含(例如)非晶硅及非晶锗。在其它实施例中，合适非晶材料可包括包含(例如)氮化 硅的非晶金属氮化物。然而，本发明方面不限于非晶晶种材料且其它实施例可包含结晶晶 种材料。
[0034] 在一些实施例中，可使用任何合适方法（例如，通过PVD工艺或CVD工艺)沉积晶种 材料12。在一些实施例中，晶种材料12及薄膜金属8可在同一腔室中原位沉积，而不将晶种 材料的表面暴露于腔室外侧的空气。举例来说，可使用多目标PVD系统原位沉积薄膜金属8。 此原位工艺可有利于进一步减少来自均质表面12a的氧原子。
[0035] 晶种材料12的厚度h2可为任何合适厚度以为均质表面12a提供足够且连续的覆 盖。在此方面，在一些实施例中，合适厚度可在约Inm与约15nm之间。在其它实施例中，合适 厚度可在约2nm与约15nm之间、在约2 · 5nm与约15nm之间、在约Inm与约4nm之间，例如约 2.5nm〇
[0036] 在下文中，进一步详细论述存储器阵列的背景内容中的互连结构的实施例及形成 所述互连结构的方法。一般来说，存储器性能及存储器位密度可取决于用来形成存储器阵 列的工艺架构及材料。举例来说，在交叉点存储器阵列的背景内容中，用来界定用于存取存 储器单元的导电存取线(例如，列线及行线）的工艺架构及材料可具有对导电存取线的电阻 及电容的直接影响，借此影响存储器性能，例如存取时间。一方面，较窄的导电存取线可允 许每单位面积中较高密度的导电存取线，这又允许每单位面积中较高密度的存储器单元。 另一方面，当导电存取线的宽度及/或高度减小时，导电存取线的电阻可大幅增大。因此，如 在本文论述，需要形成具有减小的电阻率的导电存取线的方法。
[0037]参考图2A到2D，说明形成包括金属（例如，大体上单一α相钨）的导电线的方法。在 一些实施例中，如果金属的超过约90 %的体积分率包括α相钨，那么金属可为"大体上"单一 α相钨。如在本文使用，导电线可为拉长形导电结构，其可沿单个轴拉长、可弯曲或可包含各 自沿不同轴拉长的不同部分。形成导电线的方法包含提供中间阵列结构IOOb(图2Β)，中间 阵列结构IOOb包括邻近于绝缘材料48的存储器单元线堆叠。存储器单元线堆叠包含下电极 线40、下硫族化物元件线38b、中间电极线36b、上硫族化物元件线34b及上电极线32b。所述 方法额外包含在包括电极表面62及隔离表面60的大体上平坦化表面上沉积第二晶种材料 42b(图2C)。所述方法额外包含在第二晶种材料42b上沉积包括钨的上导电材料20b。所述方 法进一步包含图案化第二晶种材料42b及上导电材料20b以形成包括大体上单一 α相钨的上 导电线20。在一些实施例中，电极表面62、隔离表面60及晶种层42b分别对应于图IB的表面 4a、表面6a及晶种层12。
[0038] 虽然在下文中，在形成包括金属的导电线的背景内容中描述实施例，但本发明并 不如此受限。举例来说，本文描述的方法一般可适用于在非均质表面上方形成导电材料及 导电材料区域。此类导电材料可具有任何形状。另外，实施例可在无论非均质表面是否大体 上平坦的情况下应用，且可应用于水平非均质表面及垂直非均质表面两者。
[0039] 参考图2A的中间阵列结构100a，形成导电线的方法包括提供材料堆叠，所述材料 堆叠包含在衬底(未展示)上方的第一晶种材料18a、在第一围包晶种材料18a上方的下导电 材料22a (例如，包括钨）、在下导电材料22a (例如，包括钨)上的下电极材料40a、在下电极材 料40a上的下硫族化物材料38a、在下硫族化物材料38a上的中间电极材料36a、在中间电极 材料36a上的上硫族化物材料34a及在上硫族化物材料34a上的上电极材料32a。
[0040] 在一些实施例中，第一围包晶种材料18a经沉积于具有各种结构的衬底(未展示） 上，所述结构包含形成存储器阵列的驱动及感测电路的晶体管。在这方面，第一围包晶种材 料18a可经沉积于包含金属间电介质表面以及导电表面的衬底表面上。金属间电介质表面 可包含(例如)氧化硅表面。导电表面可包含（例如）电连接下伏晶体管的通孔表面，且可包 含(例如)钨通孔、多晶硅插头及铜通孔以及其它类型的垂直导电结构。
[0041 ]第一晶种材料18a覆盖衬底表面(未展不）的金属间电介质表面以及导电表面两 者。如结合图IB论述，第一晶种材料18a用来为下导电材料22a的后续沉积提供均质表面。在 特定情况下，均质表面可使下导电材料22a具有特征为较均匀大小分布及/或较均匀相的微 粒。另外，在特定情况下，均质表面可使下导电材料22a具有较高平均微粒大小。
[0042]在一些实施例中，类似于图1B，第一晶种材料18a包括非晶材料。第一晶种材料18a 可包含（例如）非晶硅或锗，其具有优选地在约〇 · 5nm与约4 · 5nm之间且更优选地在约1 · 5nm 与约3.5nm之间（例如，约2.5nm)的厚度。在一些实施例中，可使用合适技术(例如PVD)沉积 非晶材料以实现非晶微结构。举例来说，为防止第一晶种材料18a的大量成核及/或生长，在 一些实施例中，沉积可在优选地在约10°C与约100°C之间且更优选地在约10°C与约30°C之 间的衬底温度下执行。
[0043] 在一些实施例中，类似于图IB，包括钨的下导电材料22a可具有优选地在约5nm与 约2 5nm之间且更优选地在约I Onm与约20nm之间（例如，约15nm)的厚度。
[0044] 除较大平均微粒大小及/或较均匀大小分布外，如本文论述，在第一晶种材料18a 上沉积包括钨的下金属材料22a也可抑制下金属材料22a的特定非所要相，例如β相钨。
[0045] 如上文论述，在一些实施例中，当衬底表面的金属间电介质表面包含氧化物（例 如，氧化硅)时，在钨沉积于下导电材料22上的实施例中，直接在金属间电介质表面上沉积 下导电材料22a可导致下导电材料22a具有大分率的β相钨。如上文论述，在金属间电介质的 氧化物中存在氧可促进形成β相钨。相反地，如在图2Α中说明，当下导电材料22a沉积于介入 第一晶种材料18a上时，所得下导电材料22a可大体上仅包含单相α相钨，且可大体上不含β 相钨。在一些实施例中，下导电材料22a可基本上由α相钨构成，如由在下导电材料22a的X射 线衍射光谱中缺乏可归因于其它相钨的峰值所说明。
[0046]虽然在上文中，描述具有包括钨的下导电材料22a的实施例，但应理解，下导电材 料22a可包括使用于形成下导电线22以携载用于存取存储器阵列内的存储器单元的电流的 任何导电及/或半导体材料。适用于形成下导电线22的导电/半导体材料的实例尤其包含η 掺杂多晶硅、P掺杂多晶硅、包含Al、Cu及W的金属、包含TiN、TaN及TaCN的导电金属氮化物。 [0047]仍参考图2A，下电极材料40a、中间电极材料36a及上电极材料32a分别可包含适用 于形成电极的一或多个导电材料及半导体材料，所述材料包含(例如）：n掺杂多晶硅及p掺 杂多晶硅;金属，其包含〇^1、〇1、附、0、(：〇、1?11、1^、？(1^8^411、1匕了3及1 ;导电金属氮化 物，其包含TiN、TaN、WN及TaCN;导电金属硅化物，其包含硅化钽、硅化钨、硅化镍、硅化钴及 娃化钛;及导电金属氧化物，其包含RuO 2。
[0048]在一些实施例中，上硫族化物材料34a及下硫族化物材料38a中的至少一者可包括 存储器单元的存储元件的合适材料，且上硫族化物材料34a及下硫族化物材料38a中的另一 者可包括存储器单元的选择器元件的合适材料。仅出于说明的目的，在图2A到2D中，将描述 上硫族化物材料34a包括合适存储材料且下硫族化物材料38a包括合适选择器材料的实施 例。在此实施例中，最终存储器单元包括:上硫族化物元件34，其为可经受在室温下非易失 的稳定相变的存储节点；及下硫族化物元件38,其可为不经受稳定相变而临时切换以提供 到存储元件的接取的选择器节点。然而，应理解，在其它实施例中，选择器节点及存储节点 的相对位置可颠倒使得上硫族化物元件34为选择器节点，且下硫族化物元件38为存储节 点。应进一步理解，在其它实施例中，可省略充当存储节点的硫族化物元件。
[0049] 在一些实施例中，上硫族化物材料34a包括适用于存储节点的相变材料，所述相变 材料包含硫族化物组合物，例如包含在铟（In)_锑(Sb)-碲(Te) (IST)合金系统内的至少两 个元素的合金(例如，11^13：^5、111说 ：^4、111说467等等）、包含在锗(66)-锑(313)-碲(丁6) (GST)合金系统内的至少两个元素的合金（例如，Ge 8Sb5Te8Xe2Sb2Te 5 Xe1Sb2TehGe1Sb4Te7A Ge 4Sb4Te7等等）以及其它硫族化物合金系统。如本文使用的带有连字符的化学组合物符号 指示包含于特定混合物或化合物中的元素，且意在表示涉及所指示元素的所有化学计量。 可用于相变存储节点的其它硫族化物合金系统包含G^i^a)Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、In-Ge-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi_Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、 In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd及Ge-Te-Sn-Pt。
[0050] 在一些实施例中，下硫族化物材料38a还包括硫族化物材料以形成包括连接到底 部电极40及中间电极36的选择器节点38的二端选择器装置。此选择器装置有时称为双向阈 值开关(OTS)。在这方面，适用于形成OTS的下硫族化物材料38a可包含硫族化物组合物，所 述组合物包含上文针对存储节点所描述的硫族化物合金系统中的任一者。另外，下硫族化 物材料38a可进一步包括抑制结晶的元素，例如砷(As)。当经添加时，元素(例如As)通过阻 止合金的任何非暂时性成核及/或生长而抑制结晶。因此，选择器节点可经配置以当跨越选 择器节点施加超过阈值电压的电势时切换到导电状态。另外，可在跨越选择器节点维持足 够保持电流的同时维持导电状态。适用于形成OTS的材料的实例尤 Te-Pb、Ge-Se-Te、Al-As-Te、Se-As-Ge-Si、Se-As-Ge-C、Se-Te-Ge-Si、Ge-Sb-Te-Se、Ge_Bi-Te-Se、Ge-As-Sb_Se'Ge-As-Bi-Te及Ge-As-Bi-Se 〇
[0051 ]参考图2B的中间阵列结构I OOb，形成导电线的方法可额外包含消减图案化图2A的 中间阵列结构IOOa的材料堆叠以形成沿X方向延伸的下线堆叠。如本文使用，"消减图案化" 是指一种工艺，在所述工艺中待界定的结构(例如上文描述的下线堆叠)是通过移除材料以 界定所述结构而形成。举例来说，消减图案化工艺可包含在待图案化的区域上方以光刻方 式提供蚀刻掩模结构（例如，光致抗蚀剂图案或硬掩模图案，未展示），接着进行蚀刻，使得 由掩模结构遮蔽的区域中的材料受到保护，而暴露区域中的材料被蚀刻移除工艺移除。
[0052] 仍参考图2B，消减图案化下线堆叠包含形成包括沿X方向延伸的线的蚀刻掩模图 案。随后，使用包括线的经图案化蚀刻掩模，蚀刻在蚀刻掩模图案的线之间的材料堆叠的暴 露区域。图2B的中间阵列结构IOOb的下线堆叠是通过从顶部开始按蚀刻上电极材料32a、上 硫族化物材料34a、中间电极材料36a、下硫族化物材料38a、下电极材料40a、下导电材料22a 及第一晶种材料18a的顺序蚀刻图2A的材料堆叠而形成。图2B的所得下线堆叠包括在衬底 (未展示)上方的第一晶种线18、在第一晶种线18上的下导电线22、在下导电线22上的下电 极线40、在下电极线40上的下硫族化物线38b、在下硫族化物线38b上的中间电极线36b、在 中间电极线36b上的上硫族化物线34b及在上硫族化物线34b上的上电极线32b。
[0053] -旦下线堆叠经消减图案化，就用电介质材料填充相邻线堆叠之间的空间以形成 第一隔离电介质区域48。合适电介质材料可包含（例如）氧化硅及氮化硅，其可通过合适间 隙填充工艺来沉积，所述工艺尤其例如高密度等离子体(HDP)工艺、旋涂电介质(SOD)工艺、 次大气化学气相沉积(SACVD)工艺及原子层沉积(ALD)工艺。一旦用电介质材料填充在相邻 低线堆叠之间的线间空间以形成隔离电介质区域48,中间阵列结构IOOb就经化学机械抛光 以暴露包括交替的电极表面60及隔离表面62的大体上平坦表面。如本文使用，"大体上平坦 化表面"是指已经化学机械抛光的表面，但如本文论述，归因于形成电极表面62及隔离表面 60的材料的移除中的细微差异，相邻电极表面62与隔离表面60之间可存在阶梯高度。此阶 梯高度可起因于电极表面62与隔离表面60之间的抛光速率差异。在本文描述的各种实施例 中，阶梯高度可为约等于或小于上电极线32b的宽度与隔离电介质区域48的宽度中的较小 者。
[0054]参考图2C的中间阵列结构100 c，形成导电线的方法可额外包含在图2B的中间阵列 结构IOOb的大体上平坦化表面上沉积第二晶种材料42b，且进一步在第二晶种材料42b上沉 积包括钨的上导电材料20b。
[0055] 上文与图2A的第一晶种材料18a有关的论述同样适用于第二晶种材料42b。然而， 与图2A相反，第二围包晶种材料42b在图2B中的下线堆叠的电极表面62及隔离表面60上方 沉积。类似于图2A，第二晶种材料42b用来为上导电材料20b的后续沉积提供均质表面。上文 结合图IB及图2A描述的晶种材料12及第一围包晶种材料18a的相似优点、材料、沉积方法及 尺寸适用于图2C的第二晶种材料42b。
[0056] 另外，类似于图2A，图2C的上导电材料20b可包括具有类似尺寸且使用如结合下导 电材料22a论述的类似方法来沉积的类似材料。如在图2A中论述那样在第一晶种材料18a上 沉积下导电材料22a的优点（例如，较大平均微粒大小、及/或较均匀的大小分布、及/或较均 匀的微粒相及非所要相（例如，β相钨）的抑制）同样适用于在第二晶种材料42b上的上导电 材料22b。
[0057] 仍参考图2C，在一些实施例中，当第一隔离电介质区域48包含氧化硅时，直接在包 括交替的电极表面60与隔离表面62的表面上沉积上导电材料20b可导致上导电材料20b包 括大量β相钨，其中钨为上导电材料20b。如上文论述，在特定情况下，在氧化硅中存在氧可 促进形成β相钨。相反地，如在图2C中说明，当上导电材料20b沉积于介入第二晶种材料42b 上时，所得上导电材料20b可大体上仅包含单相α相钨，且可大体上不含β相钨。在一些实施 例中，上导电材料20b可基本上由α相钨构成，如由在上导电材料20b的X射线衍射光谱中缺 乏可归因于其它相钨的峰值所说明。
[0058]在一些其它实施例中，当上电极线32b包含碳且上导电材料20包含钨时，直接在包 括交替的电极表面60与隔离表面62的表面上沉积上导电材料20b可导致上导电材料20b包 括碳化钨相，其可存在于上导电材料20b与下伏电极表面60之间的界面处。在不受任何理论 束缚的情况下，在上电极线32b中存在碳可促进形成碳化钨相。相反地，如在图2C中说明，当 上导电材料20b沉积于介入第二晶种材料42b上时，所得上导电材料20b可大体上包括单一 α 相钨，且可大体上不含碳化钨相。
[0059]参考图2D中的中间阵列结构IOOcU形成导电线的方法进一步包含消减图案化以形 成包含上导电线20及第二晶种线42的上线堆叠。形成上线堆叠包含形成包括沿y方向延伸 的线的蚀刻掩模图案（未展示）及蚀刻暴露区域以形成上导电线20。在图2D的实施例中，蚀 刻导致图2C的上导电材料20b及第二晶种材料42b经蚀刻到包含在第二晶种线42上的上导 电线20的上线堆叠中。另外，在沿y方向延伸的掩模线图案之间蚀刻沿在图2B中界定的X方 向延伸的下线堆叠的部分(包含上电极线32b、上硫族化物线34b、中间电极线36b及下硫族 化物线38a)，从而导致二维限定的堆叠，其包含在X及y两个方向上经电限定的上电极32、上 硫族化物元件34、中间电极36及下硫族化物元件38。在图2D的说明实施例中，在蚀刻图2C的 下硫族化物线38b之后停止蚀刻，使得下导电线22及下电极线40在界定二维限定堆叠52之 后不变。
[0060] 图2D说明由上文描述的工艺形成的相变存储器装置结构。相变存储器装置结构包 括沿X方向延伸的下导电线堆叠51，其包含在衬底上方的第一晶种线18及在第一晶种线18 上的下导电线22。所述相变存储器装置结构额外包含在下导电线堆叠51上的相变存储器单 元堆叠52，相变存储器单元堆叠52包含沿X方向延伸的下电极线40、二维限定堆叠，所述二 维限定堆叠包含安置于第一电极线40上的下硫族化物元件38、安置于下硫族化物元件38上 的中间电极36 (例如，选择器节点）、在中间电极36上的上硫族化物元件34 (例如，存储节 点）、安置于中间电极36上的存储节点34及安置于上硫族化物元件34上的上电极32。所述相 变存储器装置结构进一步包含在上电极32上且沿y方向延伸的上导电线堆叠53,上导电线 堆叠53包含在上电极32上的第二晶种线42及在第二晶种线42上的上导电线20。如上文描述 的经消减图案化的上导电线堆叠53、相变存储器单元堆叠52及下导电线堆叠形成图2D的中 间阵列结构IOOcL
[0061] 图2D中的存储器装置结构的堆叠配置表示根据一些实施例的实例配置。即，其它 堆叠配置是可能的。举例来说，如上文论述，在一些实施例中，选择器节点及存储节点的位 置可彼此互换，使得下硫族化物元件38及上硫族化物元件34中的任一者可为存储节点，反 之亦然。
[0062]在一些实施例中，可仅在两个横向方向中的一者上电隔离下硫族化物元件38及上 硫族化物元件34中的任一者或两者。举例来说，下硫族化物元件38可连同第一晶种线18、下 导电线22及第一电极线40-起沿x方向延伸。类似地，上硫族化物元件34可连同上导电线20 及第二晶种线42-起沿y方向延伸。
[0063]在一些实施例中，上电极32还可仅在一个横向方向电隔离，使得其沿X方向延伸， 使得上导电线堆叠包含第二电极32。在其它实施例中，下电极40及上电极32两者可在两个 横向方向上经限定。
[0064]在一些实施例中，可省略下硫族化物元件38及上硫族化物元件34中的一者。在其 它实施例中，可省略下电极40、中间电极36及上电极32中的任何一或多者。
[0065] 如上文描述，一旦如上文论述那样通过消减图案化界定上线堆叠、单元堆叠52及 下线堆叠，就可用电介质填充通过消减蚀刻形成的空间以形成类似于图2B的第一隔离电介 质区域48的第二隔离电介质区域。
[0066] 返回参考图2B，从在一些实施例中用第一光掩模进行图案化及蚀刻而产生的下线 堆叠在y方向上具有第一线宽度，所述宽度经选定在约40nm与约60nm之间的范围中，例如约 50nm。在其它实施例中，下线堆叠具有经选定在约25nm与约40nm之间的范围中的线宽度，例 如，约35nm。在其它实施例中，下线堆叠具有经选定在约18nm与约25nm之间的范围中的线宽 度，例如，约20nm。在其它实施例中，下线堆叠具有经选定在约5nm与约18nm之间的范围中的 线宽度，例如，约14nm。在仅由所采用的光刻能力限制的情况下，更小尺寸仍是可能的。
[0067] 再参考图2D，从用第二光掩模进行图案化及蚀刻而产生的上线堆叠在X方向上具 有类似于图2B的下线堆叠的线宽度的第二线宽度。
[0068] 仍参考图2D，在一些实施例中，第一晶种线18具有经选定在约0.5与约4.5nm之间 的范围中的厚度(例如，约2.5nm)，下导电线22具有经选定在约5nm与约25nm之间的范围中 的厚度(例如，约15nm)，下电极线40具有经选定在约IOnm与约50nm之间的范围中的厚度(例 如，约25nm)，第一硫族化物元件34具有经选定在约5nm与约50nm之间的范围中的厚度（例 如，约25nm)，中间电极36具有经选定在约IOnm与约IOOnm之间的范围中的厚度（例如，约 25nm)，上硫族化物元件34具有经选定在约IOnm与约50nm之间的范围中的厚度（例如，约 25nm)，上电极32具有经选定在约IOnm与约IOOnm之间的范围中的厚度(例如，约25nm)，第二 晶种线42具有经选定在约0.5nm与约4.5nm之间的范围中的厚度(例如，约2.5nm)，且上导电 线20具有经选定在约5nm与约25nm之间的范围中的厚度(例如，约15nm) 〇
[0069] 将了解，在其中存在第一晶种层18及第二晶种层42的组合上文描述的第一及第二 线宽度尺寸及各种厚度值的各种实施例中，下导电线22及上导电线20的组合厚度相比于中 间阵列结构IOOd的整个堆叠的总厚度的相对分率可大体上小于其中不存在第一晶种层18 及第二晶种层42的实施例。在一些实施例中，下导电线22及上导电线20的组合厚度的分率 在约60%与约40%之间，例如约50%。在其它实施例中，下导电线22及上导电线20的组合厚 度的分率在约50%与约30%之间，例如约40%。在其它实施例中，下导电线22及上导电线20 的组合厚度的分率在约20%与约40%之间，例如约30%。
[0070] 根据一些实施例的阵列结构的前述制造可被视为形成相变存储器单元的单个"甲 板(deck)"。在一方面中，甲板可经界定为可由分别包含下导电线20及上导电线22的单个垂 直堆叠电寻址的存储器单元阵列。然而，一些其它实施例可具有多个甲板，其各自如本文所 描述而形成(例如，参考图2A到2D)。图3描述经完整制造的双甲板相变存储器阵列200,所述 阵列包含下甲板94,下甲板94包含类似于图2D的下导电线22的沿X方向延伸的第一导电线 22及类似于图2D的上导电线20的沿y方向延伸的第二导电线20。类似于图2D，下甲板94进一 步包含在第一导电线22下方的第一晶种线18及在第一导电线22上的下相变存储器单元堆 叠92。下相变存储器单元堆叠92包含沿X方向延伸的第一下电极线40、安置于第一下电极线 40上的第一下硫族化物元件38、安置于第一下硫族化物元件38上的第一中间电极36(例如， 选择器节点）、安置于第一中间电极36上的第一上硫族化物元件34(例如，存储节点）及安置 于第一上硫族化物元件34上的第一上电极32。下甲板94可进一步包括在第一上电极32上的 第二晶种线42及安置于第二晶种线42上的第二导电线22。
[0071] 在双甲板相变存储器阵列200中，上甲板98与下甲板共享共同导电线作为插置于 上相变存储器堆叠96与下相变存储器堆叠92之间的存取线。图3描述上甲板98，上甲板98包 含沿y方向延伸的第二导电线20及沿X方向延伸的第三导电线24,第二导电线20由上甲板98 及下甲板94共享为存取线。上相变存储器单元堆叠96经安置于第二导电线20上。上相变存 储器单元堆叠包含沿y方向延伸的第二下电极线80、安置于第二下电极线80上的第二下硫 族化物元件78、安置于第二下硫族化物元件78上的第二中间电极76(例如，选择器节点）、安 置于第二中间电极76上的第二上硫族化物元件74(例如，存储节点）及安置于第二上硫族化 物元件74上的第二上电极72。上甲板98进一步包括在第一上电极32上的第三晶种线70及安 置于第二晶种线42上的第三导电线24。
[0072] 图4为根据一些实施例的说明包括沉积在晶种材料上的大体上单相钨的导电线的 电阻率随所述晶种材料的厚度而减小的图表120。所说明的实施例表示对具有约27nm的厚 度的钨线执行的电阻率测量。钨线经形成于具有在从〇到约Hnm的范围中的厚度的非晶硅 线上，所述非晶硅线又形成于具有约15nm的厚度的碳线上。y轴表示线堆叠的电阻率且X轴 表示用于所测量堆叠的非晶硅线的厚度。如说明，钨线的电阻率随着下伏非晶硅线的厚度 增大而减小，直到下伏非晶硅线的厚度增大到约2.5nm为止。针对此实施例，当下伏非晶硅 线的厚度增大超过约2.5nm的厚度时，钨线的电阻率保持大约恒定。
[0073]图5A为根据一些实施例的说明形成于各种下伏材料上的钨线的电阻率的图表 140。7轴表示形成于不同下伏材料上的钨线的测量电阻率，且X轴表示形成于各种下伏材料 上的钨线的厚度。在图表140中，实心菱形符号142、空心圆144及实心三角形146分别表示形 成于SiO 2上的钨线、形成于碳上的钨线及形成于碳上的2.5nm非晶硅上的钨线的电阻率对 比钨线厚度。如说明，在测量钨线的所有厚度处，相比于表示形成于SiO 2上的钨线的实心菱 形符号142及表示形成于碳上的钨线的空心圆144,表示形成于非晶硅上的钨线的电阻率的 实心三角形146具有更小电阻率。在图5B到5D中，说明形成于SiO 2上的钨线、形成于碳上的 钨线及形成于2.5nm非晶硅上的钨线的代表性X射线图案，其指示:形成于非晶硅上的钨线 相比于形成于SiO 2上的钨线及形成于碳上的钨线的相对较高的电阻率的相对较低的电阻 率是归因于大体上单一 α相钨的存在。
[0074]图5Β为根据一个实施例的类似于图5Α中的实心菱形符号142的形成于SiO2上的钨 线的X射线衍射图案150 ^轴表示衍射X射线光子的强度，且X轴表示在入射X射线束与衍射X 射线束之间的2Θ角。在此实施例中，除表示α钨的约40度的2Θ角处的峰值之外，存在约35.5 度及约44度处的两个额外峰值，其指示存在β相钨。
[0075]图5C为根据一个实施例的类似于图5Α中的空心圆的形成于碳上的钨线的X射线衍 射图案152。如在图5Β中，y轴表示衍射X射线光子的强度，且X轴表示在入射X射线束与衍射X 射线束之间的2Θ角。在此实施例中，除在表示α钨的约40度的2Θ角处的峰值之外，存在在约 39度处的额外峰值，其指示存在碳化钨。
[0076]图5D为根据一个实施例的形成于碳上的2.5nm非晶晶种层上的钨线的X射线衍射 图案154。如在图5B中，y轴表示衍射X射线光子的强度，且X轴表示在入射X射线束与衍射X射 线束之间的2Θ角。在此实施例中，所存在的唯一峰值为在表示α相钨的约40度的2Θ角处的峰 值。另外，指示β相钨或碳化钨的额外峰值均不存在。
[0077]尽管已在特定实施例方面描述本发明，但为所属领域的一般技术人员所了解的其 它实施例（包含并不提供本文提及的所有特征及优点的实施例）也在本发明的范围内。此 外，可组合上文描述的各种实施例以提供另外实施例。另外，在一个实施例的背景内容中展 示的特定特征也可并入其它实施例中。因此，仅参考所附权利要求书界定本发明的范围。
【主权项】
1. 一种形成集成电路的方法，其包括： 提供表面，其包括第一区域及第二区域，所述第一区域由不同于所述第二区域的材料 形成； 形成与所述第一区域及所述第二区域接触且跨越所述第一区域及所述第二区域的晶 种材料;以及 在所述晶种材料上形成包括钨的金属。2. 根据权利要求1所述的方法，其中形成所述晶种材料包括:形成非晶材料。3. 根据权利要求1所述的方法，其中所述第一区域及所述第二区域中的至少一者包括 电介质。4. 根据权利要求1所述的方法，其中所述金属包括α相钨。5. 根据权利要求1所述的方法，其中所述金属基本上由α相钨构成。6. 根据权利要求1所述的方法，其中形成所述晶种材料包括:使用化学气相沉积CVD、原 子层沉积ALD或物理气相沉积PVD中的一者沉积所述晶种材料。7. 根据权利要求1所述的方法，其中形成所述金属包括:使用物理气相沉积来沉积钨。8. -种形成存储器装置的方法，其包括： 提供邻近于绝缘材料的存储器单元堆叠，所述存储器单元堆叠包括电极材料； 在所述电极材料及所述绝缘材料上形成晶种材料； 在所述晶种材料上形成包括钨的金属；以及 图案化所述金属以形成导电存取线。9. 根据权利要求8所述的方法，其中提供所述存储器单元堆叠包括:在硫族化物元件上 方提供所述电极材料。10. 根据权利要求8所述的方法，其中形成所述金属包括:形成α相钨。11. 根据权利要求8所述的方法，其中形成所述晶种材料包括:沉积非晶硅。12. 根据权利要求8所述的方法，其中所述绝缘材料包括氧化硅。13. 根据权利要求8所述的方法，其中形成所述金属包括:使用物理气相沉积来沉积。14. 根据权利要求8所述的方法，其中形成所述金属沉积具有不超过约IOnm的厚度的钨 层。15. 根据权利要求8所述的方法，其中提供所述存储器单元堆叠包括： 在硫族化物材料上方蚀刻碳材料以形成碳电极线； 用所述绝缘材料填充邻近于所述碳电极线的间隙；以及 平坦化以形成包括邻近于所述绝缘材料的所述电极碳线的大体上平坦化表面。16. 根据权利要求15所述的方法，其中在所述碳电极线上方的所述金属具有第一平均 微粒大小，且在所述绝缘材料上方的所述金属具有第二平均微粒大小，其中所述第一平均 微粒大小及所述第二平均微粒大小大概相似。17. 根据权利要求15所述的方法，其中所述碳电极线沿第一方向延伸，且图案化所述金 属包括蚀刻所述金属及所述晶种材料以形成沿与所述第一方向交叉的第二方向延伸的所 述导电存取线。18. 根据权利要求15所述的方法，其中图案化所述金属进一步包括： 蚀刻所述碳电极线以形成在第一方向及第二方向两者上电隔离的碳电极。19. 一种存储器单元，其包括： 第一导电线，其沿第一方向延伸； 第二导电线，其包括安置于由晶种材料形成的晶种线上方的钨，所述第二导电线沿与 所述第一导电线交叉的第二方向延伸;及 硫族化物元件，其经插置于所述第一导电线与所述第二导电线之间， 其中所述晶种线经插置于所述第二导电线与所述硫族化物元件之间，所述晶种线接触 所述第二导电线。20. 根据权利要求19所述的存储器单元，其中所述晶种材料包括非晶材料。21. 根据权利要求20所述的存储器单元，其中所述晶种材料包括非晶硅。22. 根据权利要求19所述的存储器单元，其进一步包括插置所述硫族化物元件及所述 晶种线的碳电极。23. 根据权利要求19所述的存储器单元，其中所述第二导电线包括α相钨，且大体上不 含β相钨。24. 根据权利要求19所述的存储器单元，其中所述晶种线具有在约Inm与约3nm之间的 厚度。25. 根据权利要求19所述的存储器单元，其中所述第二导电线具有不超过约IOnm的厚 度。26. 根据权利要求19所述的存储器单元，其中所述第一导电线包括钨，且经安置于由非 晶材料形成的第一晶种线上方。
【文档编号】H01L21/205GK105917446SQ201480073462
【公开日】2016年8月31日
【申请日】2014年12月5日
【发明人】陈子华, 永军·J·胡, 斯瓦普尼尔·伦加德
【申请人】美光科技公司