半导体封装结构的制作方法
【专利摘要】本发明公开了一种半导体封装结构，可以降低封装面积。该半导体封装结构包含：第一半导体封装，该第一半导体封装包含有：第一半导体祼芯片；第一模塑料，围绕该第一半导体祼芯片；第一重分布层结构，设置在该第一模塑料的底面上，该第一半导体祼芯片耦接至该第一重分布层结构；第二重分布层结构，设置在该第一模塑料的顶面上；以及被动元件，耦接至该第二重分布层结构。
【专利说明】
半导体封装结构
技术领域
[0001]本发明涉及半导体技术领域，尤其是涉及一种具有被动元件(passivedevice)的半导体封装结构。
【背景技术】
[0002]为了确保电子产品和通信设备的小型化和多功能性，期望半导体封装在尺寸上变小，以支持多引脚连接、高速度和高功能性。传统的半导体封装一般把被动元件放置在PCB(Printed Circuit Board，印刷电路板)上。但是，这需要PCB提供额外的区域，用于被动元件安装于其上。因此，难以降低封装尺寸。
[0003]如此，期望创新的半导体封装结构。
【发明内容】
[0004]有鉴于此，本发明提供了一种半导体封装结构，可以降低半导体封装结构的面积。
[0005]本发明提供了一种半导体封装结构，包含:第一半导体封装，该第一半导体封装包括:第一半导体裸芯片;第一模塑料，围绕该第一半导体裸芯片;第一重分布层结构，设置在该第一模塑料的底面上，其中，该第一半导体裸芯片耦接至该第一重分布层结构;第二重分布层结构，设置在该第一模塑料的顶面上；以及被动元件，耦接至该第二重分布层结构。
[0006]其中，该第一半导体封装进一步包括:第一导电结构，设置在该第一重分布层结构的第一表面上，该第一重分布层结构的第一表面远离该第一半导体裸芯片，其中，该第一导电结构耦接至该第一重分布层结构。
[0007]其中，该被动元件设置在该第二重分布层结构的第一表面上，该第二重分布层结构的第一表面远离该第一半导体裸芯片。
[0008]其中，该被动元件不被该第一模塑料覆盖。
[0009]其中，该第二重分布层结构通过多个第一通孔耦接至该第一重分布层结构，该多个第一通孔穿过该第一和第二重分布层结构之间的该第一模塑料。
[0010]其中，该多个第一通孔围绕该第一半导体裸芯片。
[0011]其中，该多个第一通孔中的每一个的两端分别相邻于该第一重分布层结构的第二表面以及该第二重分布层结构的第二表面，其中该第一重分布层结构的第二表面以及该第二重分布层结构的第二表面均相邻于该第一半导体裸芯片。
[0012]其中，进一步包括:第二半导体封装，堆叠在该第一半导体封装上;其中，该第二半导体封装包括:第三重分布层结构；第二半导体裸芯片，耦接至该第三重分布层结构；以及第二模塑料，围绕该第二半导体裸芯片，并且该第二模塑料与该第三重分布层结构以及该第二半导体裸芯片均接触。
[0013]其中，该第二重分布层结构设置在该第一重分布层结构和该第三重分布层结构之间。
[0014]其中，该第二半导体封装进一步包括:多个第二导电结构，设置在该第三重分布层结构中远离该第二半导体裸芯片的表面上，其中，该多个第二导电结构耦接至该第三重分布层结构。
[0015]其中，该多个第二导电结构围绕该被动元件。
[0016]其中，该被动元件与该第二半导体封装和该第一模塑料均不接触。
[0017]其中，该第二半导体封装通过该第二重分布层结构和该多个第一通孔耦接至该第一重分布层结构。
[0018]其中，该第一半导体裸芯片为片上系统裸芯片，以及该第二半导体裸芯片为动态随机存取存储器裸芯片;并且，该第一半导体封装为片上系统封装，以及该第二半导体封装为动态随机存取存储器封装。
[0019]本发明提供了一种半导体封装结构，包括:第一半导体封装;其中，该第一半导体封装包括:第一重分布层结构；第二重分布层结构，位于该第一重分布层结构上;第一模塑料，具有两个分别与该第一重分布层结构和该第二重分布层结构接触的相对表面；以及被动元件，与该第二重分布层结构接触并且不与该第一模塑料接触。
[0020]其中，该第一半导体封装进一步包括:多个第一通孔，穿过该第一和第二重分布层结构之间的该第一模塑料。
[0021 ]其中，该第一半导体封装进一步包括:第一半导体裸芯片，耦接至该第一重分布层结构;该第一模塑料以及该多个第一通孔围绕该第一半导体裸芯片。
[0022]其中，该第一半导体裸芯片耦接至该第一重分布层结构中相邻于该第一半导体裸芯片的表面。
[0023]其中，该被动元件与该第二重分布层结构中远离该第一半导体裸芯片的表面接触。
[0024]其中，该第一半导体封装进一步包括:第一导电结构，设置在该第一重分布层结构中远离该第一半导体裸芯片的表面上，其中，该第一导电结构耦接至该第一重分布层结构。
[0025]其中，该第一半导体封装进一步包括:第一导电结构，与该第一重分布层结构接触以及不与该第一模塑料接触。
[0026]其中，该第一半导体封装进一步包括:第一半导体裸芯片，耦接至该第一重分布层结构，并且由该第一模塑料以及多个第一通孔围绕，其中，该多个第一通孔穿过该第一和第二重分布层结构之间的该第一模塑料。
[0027]其中，该多个第一通孔耦接至该第一和第二重分布层结构。
[0028]其中，进一步包括:第二半导体封装，堆叠在该第一半导体封装上；
[0029]其中，该第二半导体封装包括:第三重分布层结构；第二半导体裸芯片，耦接至该第二重分布层结构;第二模塑料，围绕该第二半导体裸芯片，并且与该第三重分布层结构以及该第二半导体裸芯片接触；以及多个第二导电结构，设置在该第三重分布层结构中远离该第二半导体裸芯片的表面上，其中，该多个第二导电结构耦接至该第三重分布层结构。
[0030]其中，该第二重分布层结构设置在该第一和第三重分布层结构之间。
[0031]其中，该多个第二导电结构围绕该被动元件，并且该被动元件不与该第二半导体封装接触。
[0032]本发明实施例的有益效果是:
[0033]本发明实施例，由于被动元件集成于半导体封装中，例如耦接至半导体封装中的模塑料的顶面上的重分布层结构或者与该重分布层结构接触，从而使得被动元件可以位于模塑料之边界内而无需位于半导体封装旁(被动元件设置在半导体封装旁时，需要为其提供额外的区域，从而增加了半导体封装结构的面积)，因此能够降低半导体封装结构的面积。
【附图说明】
[0034]图1A是根据本公开一些实施例的包含半导体封装的半导体封装结构的横截面示意图。
[0035]图1B是图1A的上视图，示出了半导体封装中的半导体裸芯片和被动元件的布置。
[0036]图2是根据本公开一些实施例的包含半导体封装以及堆叠于其上的另一半导体封装的半导体封装结构的横截面示意图。
【具体实施方式】
[0037]为了使本发明所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0038]在本申请说明书及权利要求当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求并不以名称的差异作为区分元件的方式，而是以元件在功能上的差异作为区分的准则。在通篇说明书及权利要求当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。另外，“耦接”一词在此为包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接至该第二装置，或透过其它装置或连接手段间接地电气连接至该第二装置。
[0039]本发明将参考特定实施例以及确定的附图进行描述，但是本发明不限制于该特定实施例以及确定的附图，并且本发明仅由权利要求所限制。描述的附图仅是原理图并且非限制。在附图中，出于说明目的以及非按比例绘制，夸大了某些元件的尺寸。附图中元件的尺寸和相对尺寸不对应本发明实际中的真实尺寸。
[0040]图1A是根据本公开一些实施例的包含半导体封装的半导体封装结构500a的横截面示意图。在一些实施例中，该半导体封装结构500a可以为P0P(Package on Package，封装上封装)半导体封装结构或者SIP(SyStem-1n-PaCkage，系统级封装)半导体封装结构。图1B是图1A的上视图，示出了半导体封装结构500a中的半导体裸芯片302和被动元件330的布置。为了清楚地示出基底的布置，半导体封装结构500a中半导体裸芯片302和被动元件330在图1B中示出，而半导体封装结构500a中的被动元件330下的RDL(Redistribut1n Layer，重分布层或者重新布线层)结构在图1B中没有示出。在下文中，相同的附图标记表示相同的元件，并且出于简洁，不重复描述相同的元件。
[0041 ]如图1A所示，半导体封装结构500a包括:至少一个晶圆级半导体封装，安装于基底200上。在本实施例中，该晶圆级半导体封装包括:半导体封装300。
[0042]如图1A所示，基底200(例如PCB)可以由PP(polypropylene，聚丙稀)形成。需要注意的是，基底200可以是单层或多层结构。多个连接垫(未示出)和/或导电线路(未示出)设置在基底200的裸芯片接触面202上。在一个实施例中，导电线路包括:功率线路部分、信号线路部分或者接地线路部分，用于半导体封装300的输入/输出(Input/output，I/O)连接。另外，半导体封装300可以直接安装在导电线路上。在一些其他实施例中，连接垫设置在裸芯片接触面202上，并且连接至导电线路的不同端。连接垫用于半导体封装300直接安装于其上。
[0043]如图1A所示，半导体封装300通过接合(bonding)工艺安装在基底200的裸芯片接触面202上。半导体封装300通过导电结构320安装在基底200上。半导体封装300包括:半导体裸芯片302和2个RDL结构308、328。半导体裸芯片302例如可以包括逻辑裸芯片，该逻辑裸芯片包括:CF^KCentral Processing Unit，中央处理器)、GPU(Graphics ProcessingUnit，绘图处理器)、DRAM(Dynamic Random Access Memory，动态随机存取存储器)控制器或者他们的组合。在另一实施例中，半导体裸芯片302可以为SOC芯片，因此半导体封装300可以包括:SOC芯片封装。本公开的实施例不限制于此。在一些实施例中，半导体封装300可以包括:模拟处理设备封装、数字处理设备封装，或者另外的合适的半导体封装。
[0044]如图1A所示，半导体裸芯片302通过倒装芯片(flip-chip)技术装配。半导体裸芯片302的连接垫304设置在前表面302b上，以电性连接至半导体裸芯片302的电路(未示出)。在一些实施例中，连接垫304属于半导体裸芯片302的互连结构(未示出)的最上层金属层。半导体裸芯片302的连接垫304与对应的导电结构306接触，例如导电凸块。需要注意的是，半导体封装结构500a中集成的半导体裸芯片302的数量不限制于本实施例中公开的数量。
[0045]如图1A所示，半导体封装300进一步包括:模塑料350，覆盖以及围绕半导体裸芯片302。模塑料350与半导体裸芯片302接触。模塑料350具有分别接近半导体裸芯片302的前表面302b和后表面302a的相对表面352和354。模塑料350也覆盖半导体裸芯片302的后表面302a。在一些实施例中，模塑料350可以由非导电材料形成，例如环氧树脂、树脂、可塑聚合物，等等。模塑料350可以在基本上为液体时应用，然后通过化学反应固化，例如在环氧树脂或者树脂中。在其他一些实施例中，模塑料350可以是作为能够设置在半导体裸芯片302周围的凝胶或者可塑固体而应用的红外(ultrav1let，UV)或热固化聚合物，然后通过UV或热固化工艺而固化。模塑料350可以使用模型(未示出)来固化。
[0046]如图1A所示，半导体封装结构300进一步包括:2个RDL结构308和328，分别设置在半导体裸芯片302的前表面302b和后表面302a的上方。RDL结构308设置在模塑料350的表面352上。半导体封装300的半导体裸芯片302通过导电结构306连接至RDL结构308的表面310，例如导电凸块或者焊膏(solder paste) ADL结构308可以与模塑料350接触。在一些实施例中，RDL结构308可以具有一个或多个导电线路314，设置于一个或多个IMD(Inter-MetalDielectric，金属间介电)层318中。导电线路314的连接垫部分暴露于阻焊层312的开口。但是，需要注意的是，图1A中所示的导电线路314的数量以及IMD层318的数量仅是示例而非本发明的限制。
[0047]如图1A所示，半导体封装300进一步包括:导电结构320，设置在RDL结构308的表面312上，该表面312远离半导体裸芯片302。导电结构320通过暴露的阻焊层312的开口而耦接至导电线路314。另外，导电结构320通过RDL结构308自模塑料350分离。换言之，导电结构320免于与模塑料350接触。在一些实施例中，导电结构320可以包括:诸如铜凸块或者焊料凸块结构等的导电凸块结构，导电柱结构，导电线结构或者导电胶(conductive paste)结构。
[0048]如图1A所示，RDL结构328设置在模塑料350上。RDL结构328的表面324(该表面324接近半导体裸芯片302)与模塑料350的相对表面354接触。类似于RDL结构308，RDL结构328可以具有一个或多个导电线路336，设置在一个或多个頂D层中334中。导电线路336的连接垫部分暴露于IMD层334的开口，该开口远离模塑料350的相对表面354。但是，需要注意的是，图1A所示的导电线路336的数量以及IMD层的数量仅是示例而不是对本发明的限制。
[0049]如图1A所示，RDL结构328通过穿过RDL结构308和RDL结构328之间的模塑料350的通孔(via)322耦接至RDL结构308。半导体裸芯片302由通孔322围绕。每个通孔322的两个端分别接近RDL结构308的表面310以及RDL结构328的表面324。另外，RDL结构308的表面310和RDL结构328的表面324分别接近半导体裸芯片302。在一些实施例中，通孔322包括:由铜形成的TPV(Through Package Via，封装通孔)。
[0050]如图1A所示，半导体封装300进一步包括:一个或多个被动元件330，安装在RDL结构328上并且耦接至RDL结构328。被动元件330具有两个连接垫332，与RDL结构328的远离半导体裸芯片302的表面326接触。需要注意的是，被动元件330免于被模塑料350所覆盖。另外，被动元件330免于与模塑料350接触。在一些实施例中，被动元件330可以包括:被动元件芯片、MLCC(Multilayer Ceramic Chip Capacitor，多层陶瓷芯片电容)设备，等等。
[0051]图1B示出了半导体封装300的半导体裸芯片302和被动元件330的布置。由于直接设置在模塑料350的顶面上的RDL结构328(图1A)具有为安装于其上的被动元件330提供重分布(重新导向)的功能。因此，在图1B所示的上视图中，被动元件330可以布置在模塑料350的边界内。因此，被动元件330可以无需通过外部的导电结构(例如导电结构320)而耦接至半导体裸芯片302，如图1A所示，该外部的导电结构设置在半导体封装300之外(例如基底200的连接垫和/或导电线路)。
[0052]图2是包括半导体封装300以及堆叠于其上的DRAM封装400的半导体封装结构500b的横截面示意图。为了说明本公开的实施例，此中将DRAM封装作为示例描述。但是，本公开的实施例不限制于任何特定应用。出于简洁，下述实施例中，与参考图1A?IB已描述的元件相同或者相似的元件不再重复描述。
[0053]如图2所示，图1A中所示的半导体封装结构500a与图2中所示的半导体封装结构500b之间的一个不同在于:半导体封装结构500b进一步包括:半导体封装，通过接合工艺堆叠于半导体封装300上。在本实施例中，该半导体封装包括:存储器封装，例如，DRAM封装400。公开的实施例不限制于此。在一些实施例中，堆叠在半导体封装300上的半导体封装可以包括:模拟处理设备封装，数字处理设备封装或者另外的合适的半导体封装。DRAM封装400通过导电结构428安装在半导体封装300上。DRAM封装400通过半导体封装300的RDL结构328和通孔322耦接至RDL结构308。
[0054]如图2所示，DRAM封装400包括:RDL结构418，至少一个半导体裸芯片(例如两个半导体裸芯片402和404)以及模塑料412。由于DRAM封装400堆叠在半导体封装300上，所以RDL结构328设置在RDL结构308和418之间。RDL结构418具有相对的表面420和422。表面420用于半导体裸芯片安装于其上，表面422用于导电结构428依附在其上。类似于RDL结构308和328，RDL结构418可以具有一个或多个导电线路426，设置在一个或多个頂D层424中。导电线路426的连接垫的部分暴露于阻焊层427的开口。但是，需要注意的是，图2所示的导电线路426的数量和IMD层424的数量仅是示例而不是本发明的限制。
[0055]在图2所示的实施例中，半导体裸芯片402和404均为DRAM裸芯片。DRAM裸芯片402使用粘贴剂(未示出)安装在RDL结构418的表面420上。另外，DRAM裸芯片404使用粘贴剂(未示出)堆叠在DRAM裸芯片402上。DRAM裸芯片402和404通过接合线可以耦接至RDL结构418，例如接合线414和416。如图所示，接合线414的两端分别连接至RDL结构418的表面420上的连接垫以及DRAM裸芯片402的连接垫408;接合线416的两端分别连接至RDL结构418的表面420上的连接垫以及DRAM裸芯片402的连接垫410。但是，堆叠的DRAM裸芯片的数量不限制于公开的实施例。可选的，图2所示的两个DRAM裸芯片402和404可以一个挨一个(side byside)地布置。因此，DRAM裸芯片402和404可以通过粘贴剂(未示出)安装在RDL结构418的表面420上。
[0056]如图2所示，模塑料412围绕DRAM裸芯片402和404。另外，模塑料412与RDL结构418的表面420以及DRAM裸芯片402和404接触。类似于模塑料350，模塑料412可以由非导电材料形成，例如环氧树脂、树脂、可塑聚合物，等等。
[0057]如图2所示，DRAM封装400进一步包括:导电结构428，设置在RDL结构418的远离DRAM裸芯片402和404的表面422上。通过在阻焊层427的开口形成导电结构428，以耦接至导电线路426。另外，导电结构428通过RDL结构418与模塑料412分离。换言之，导电结构428免于接触模塑料412。需要注意的是，RDL结构328和418之间的被动元件330被导电结构428围绕。另外，被动元件330免于接触DRAM封装400。类似于导电结构320，导电结构428可以包括:诸如铜凸块或焊料凸块等的导电凸块结构，导电柱结构，导电线结构或者导电胶结构。
[0058]可以对本公开的实施例进行多种变化和/或修改。例如，半导体封装结构500b不限制于包括:SOC芯片封装以及垂直堆叠于该SOC芯片封装上的存储器封装。在一些实施例中，半导体封装结构500b可以包括:自SOC芯片封装、存储器封装、模拟处理封装、数字处理封装和其他适合的半导体封装中选择的2个堆叠的封装。例如，图2所示的半导体封装300可以为模拟处理封装，并且图2所示的DRAM封装400可以由数字处理封装替换。
[0059]实施例提供了半导体封装结构。该半导体封装结构包括:至少一个半导体封装，例如，SOC封装。该半导体封装包括:半导体裸芯片，围绕该半导体裸芯片的模塑料，顶部RDL结构以及底部RDL结构。顶部和底部RDL结构分别与模塑料的顶面和底面接触。SOC封装进一步包括:被动元件，耦接至设置在模塑料的顶面上的RDL结构。可选地，半导体封装结构进一步包括:垂直堆叠于其上的另一半导体封装，例如DRAM封装。需要注意的是，设置在顶部RDL结构上的被动元件免于接触半导体封装的模塑料以及其他的半导体封装。
[0060]根据本公开一些实施例的半导体封装结构具有下述优势。直接设置在模塑料的底面上的RDL结构具有为安装于其上的半导体裸芯片提供重分布(重新导向)的功能。另外，直接设置在模塑料的顶面上的RDL结构具有为安装于其上的被动元件提供重分布(重新导向)的功能。另外，穿过模塑料并且连接至两个RDL结构的通孔作为半导体封装的内部导电结构。因此，被动元件可以无需外部的导电结构而耦接至半导体裸芯片，该外部的导电结构设置在半导体封装之外(例如基底的连接垫或者导电线路)。由于缩短了的RDL绕线路径，因此可以改善半导体封装的信号完整性/功率完整性(Signal Integrity/Power Integrity,SI/PI)性能。进一步，可以降低基底的面积。另外，半导体封装结构进一步包括:直接设置在模塑料的顶面上的RDL结构，并且该半导体封装结构可以提供集成灵活性，例如设备插入和热解决方案。另外，使用相类似的工艺来制造RDL结构可以在半导体封装结构中提供可比较的工艺性能。
[0061]以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种半导体封装结构，其特征在于，包含:第一半导体封装，该第一半导体封装包括: 第一半导体裸芯片； 第一模塑料，围绕该第一半导体裸芯片； 第一重分布层结构，设置在该第一模塑料的底面上，其中，该第一半导体裸芯片耦接至该第一重分布层结构； 第二重分布层结构，设置在该第一模塑料的顶面上；以及 被动元件，耦接至该第二重分布层结构。2.如权利要求1所述的半导体封装结构，其特征在于，该第一半导体封装进一步包括:第一导电结构，设置在该第一重分布层结构的第一表面上，该第一重分布层结构的第一表面远离该第一半导体裸芯片，其中，该第一导电结构耦接至该第一重分布层结构。3.如权利要求2所述的半导体封装结构，其特征在于，该被动元件设置在该第二重分布层结构的第一表面上，该第二重分布层结构的第一表面远离该第一半导体裸芯片。4.如权利要求1所述的半导体封装结构，其特征在于，该被动元件不被该第一模塑料覆至ΠΠ ο5.如权利要求3所述的半导体封装结构，其特征在于，该第二重分布层结构通过多个第一通孔耦接至该第一重分布层结构，该多个第一通孔穿过该第一和第二重分布层结构之间的该第一模塑料。6.如权利要求5所述的半导体封装结构，其特征在于，该多个第一通孔围绕该第一半导体裸芯片。7.如权利要求5所述的半导体封装结构，其特征在于，该多个第一通孔中的每一个的两端分别相邻于该第一重分布层结构的第二表面以及该第二重分布层结构的第二表面，其中该第一重分布层结构的第二表面以及该第二重分布层结构的第二表面均相邻于该第一半导体裸芯片。8.如权利要求5所述的半导体封装结构，其特征在于，进一步包括:第二半导体封装，堆叠在该第一半导体封装上； 其中，该第二半导体封装包括:第三重分布层结构；第二半导体裸芯片，耦接至该第三重分布层结构；以及第二模塑料，围绕该第二半导体裸芯片，并且该第二模塑料与该第三重分布层结构以及该第二半导体裸芯片均接触。9.如权利要求8所述的半导体封装结构，其特征在于，该第二重分布层结构设置在该第一重分布层结构和该第三重分布层结构之间。10.如权利要求8所述的半导体封装结构，其特征在于，该第二半导体封装进一步包括:多个第二导电结构，设置在该第三重分布层结构中远离该第二半导体裸芯片的表面上，其中，该多个第二导电结构耦接至该第三重分布层结构。11.如权利要求10所述的半导体封装结构，其特征在于，该多个第二导电结构围绕该被动元件。12.如权利要求8所述的半导体封装结构，其特征在于，该被动元件与该第二半导体封装和该第一模塑料均不接触。13.如权利要求8所述的半导体封装结构，其特征在于，该第二半导体封装通过该第二重分布层结构和该多个第一通孔耦接至该第一重分布层结构。14.如权利要求8所述的半导体封装结构，其特征在于，该第一半导体裸芯片为片上系统裸芯片，以及该第二半导体裸芯片为动态随机存取存储器裸芯片;并且，该第一半导体封装为片上系统封装，以及该第二半导体封装为动态随机存取存储器封装。15.—种半导体封装结构，其特征在于，包括:第一半导体封装;其中，该第一半导体封装包括: 第一重分布层结构； 第二重分布层结构，位于该第一重分布层结构上； 第一模塑料，具有两个分别与该第一重分布层结构和该第二重分布层结构接触的相对表面；以及 被动元件，与该第二重分布层结构接触并且不与该第一模塑料接触。16.如权利要求15所述的半导体封装结构，其特征在于，该第一半导体封装进一步包括:多个第一通孔，穿过该第一和第二重分布层结构之间的该第一模塑料。17.如权利要求16所述的半导体封装结构，其特征在于，该第一半导体封装进一步包括:第一半导体裸芯片，耦接至该第一重分布层结构;该第一模塑料以及该多个第一通孔围绕该第一半导体裸芯片。18.如权利要求17所述的半导体封装结构，其特征在于，该第一半导体裸芯片耦接至该第一重分布层结构中相邻于该第一半导体裸芯片的表面。19.如权利要求17所述的半导体封装结构，其特征在于，该被动元件与该第二重分布层结构中远离该第一半导体裸芯片的表面接触。20.如权利要求17所述的半导体封装结构，其特征在于，该第一半导体封装进一步包括:第一导电结构，设置在该第一重分布层结构中远离该第一半导体裸芯片的表面上，其中，该第一导电结构耦接至该第一重分布层结构。21.如权利要求15所述的半导体封装结构，其特征在于，该第一半导体封装进一步包括:第一导电结构，与该第一重分布层结构接触以及不与该第一模塑料接触。22.如权利要求21所述半导体封装结构，其特征在于，该第一半导体封装进一步包括:第一半导体裸芯片，耦接至该第一重分布层结构，并且由该第一模塑料以及多个第一通孔围绕，其中，该多个第一通孔穿过该第一和第二重分布层结构之间的该第一模塑料。23.如权利要求16或22所述的半导体封装结构，其特征在于，该多个第一通孔耦接至该第一和第二重分布层结构。24.如权利要求16或21所述的半导体封装结构，其特征在于，进一步包括:第二半导体封装，堆叠在该第一半导体封装上； 其中，该第二半导体封装包括:第三重分布层结构；第二半导体裸芯片，耦接至该第二重分布层结构;第二模塑料，围绕该第二半导体裸芯片，并且与该第三重分布层结构以及该第二半导体裸芯片接触；以及多个第二导电结构，设置在该第三重分布层结构中远离该第二半导体裸芯片的表面上，其中，该多个第二导电结构耦接至该第三重分布层结构。25.如权利要求24所述的半导体封装结构，其特征在于，该第二重分布层结构设置在该第一和第三重分布层结构之间。26.如权利要求24所述的半导体封装结构，其特征在于，该多个第二导电结构围绕该被动元件，并且该被动元件不与该第二半导体封装接触。
【文档编号】H01L25/16GK105938816SQ201610015584
【公开日】2016年9月14日
【申请日】2016年1月11日
【发明人】林子闳, 彭逸轩
【申请人】联发科技股份有限公司