，蚀刻制程、铣削(milling)制程、磨削(grinding)制程或研磨(polishing)制程)，以减少感测组件晶圆100的厚度(例如，小于大约ΙΟΟμπι)(以下简称制程A)。然后，通过微影制程及蚀刻制程(例如，干蚀刻制程、湿蚀刻制程、等离子蚀刻制程、反应性离子蚀刻制程或其他适合的制程)，在每一芯片区120的第一下表面10b内同时形成多个暴露出导电垫115的第一贯通孔190及多个位于切割道SC上的第二贯通孔200 (以下简称制程B)。
[0063]接着，请参照图1D，通过沉积制程(例如，旋涂制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在感测组件晶圆100的第一下表面10b上形成一绝缘层210，并填入第一贯通孔190及第二贯通孔200内(以下简称制程C)。在本实施例中，绝缘层210可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。
[0064]然后，通过微影制程及蚀刻制程，去除第一贯通孔190底部的绝缘层210，而露出对应的导电垫115(以下简称制程D)。然后，通过沉积制程(例如，旋涂制程、物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)、微影制程及蚀刻制程，在绝缘层210上形成图案化的重布线层220 (以下简称制程Ε)。重布线层220顺应性延伸至第一贯通孔190的侧壁及底部，而未延伸至第二贯通孔200内。重布线层220可通过绝缘层210与基底100电性隔离，且可经由第一贯通孔190直接电性接触或间接电性连接露出的导电垫115。因此，第一贯通孔190内的重布线层220也称为硅通孔电极。在一实施例中，重布线层220的材料可包括铝、铜、金、铂、镍、锡、前述的组合、导电高分子材料、导电陶瓷材料(例如，氧化铟锡或氧化铟锌)或其他适合的导电材料。此外，重布线层220也可选择为不对称图案，例如在第一贯通孔190内，邻近切割道SC的芯片区外缘处的重布线层220位于第一贯通孔190内而不延伸至第一下表面10b上。
[0065]接着，请参照图1E，通过沉积制程，在感测组件晶圆100的第一下表面10b上形成一钝化保护层230，且填入第一贯通孔190及第二贯通孔200，以覆盖重布线层220 (以下简称制程F)。在一实施例中，钝化保护层230的材料可包括环氧树脂、绿漆、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。在本施例中，钝化保护层230仅部分填充第一贯通孔190，使得一孔洞240形成于第一贯通孔190内的重布线层220与钝化保护层230之间。在一实施例中，孔洞240与钝化保护层230之间的界面具有拱形轮廓。在其他实施例中，钝化保护层230亦可填满第一贯通孔190。
[0066]然后，通过微影制程及蚀刻制程，在钝化保护层230内形成贯通孔，以露出图案化的重布线层220的一部分(以下简称制程G)。然后，利用铣削(milling)制程、磨削(grinding)制程或研磨(polishing)制程，自间隔层10的第二上表面1a往第二下表面1b方向，去除多余的间隔层10，直到贯穿凹穴20的底部，形成一裸露出感测组件110的开口 30，且每一个开口 30的内壁30a与其所环绕的感测组件110仍保持一预定的距离d，且d>0(以下简称制程H)。
[0067]接着，通过电镀制程、网版印刷制程或其他适合的制程，在钝化保护层230的贯通孔内填入导电结构250(例如，焊球、凸块或导电柱)，以与露出的重布线层220电性连接(以下简称制程I)。在一实施例中，导电结构250的材料可包括锡、铅、铜、金、镍其中之一或其组合。
[0068]接着，沿着切割道SC (等同于沿着第二贯通孔200)切割钝化保护层230、绝缘层130、第一黏着层165及间隔层10，形成多个独立的芯片尺寸等级的感测芯片封装体A，且每一芯片尺寸等级的感测芯片封装体A均包括一轮廓为矩形的芯片尺寸等级的感测芯片100’，其表面具有一感测组件110以及多个相邻感测组件110的导电垫115，以及一位于感测芯片100’上的间隔层10’ (以下简称制程J)。
[0069]其中，在制程J所提到的切割制程前，也可如图1E’所示般，先设置一盖板晶圆50于间隔层10上，通过盖板晶圆50表面所涂布的一层由光阻、聚亚酰胺(PI)、胶带或环氧树脂所构成的第二黏着层40，使盖板晶圆50结合至间隔层10的第二上表面10b，然后再以制程J所提到的切割制程，形成多个独立的芯片尺寸等级的感测芯片封装体A’。其中，每一芯片尺寸等级的感测芯片封装体A’均包括一轮廓为矩形的芯片尺寸等级的感测芯片100’，以及一位于感测芯片100’上方的盖板50’，其轮廓同样为矩形，且其大小与芯片尺寸等级的感测芯片100’相同。其中，盖板晶圆50的材料除了玻璃以外，也可选用其他硬度大于或等于七的透明材料例如氮化铝、蓝宝石或陶瓷材料等。
[0070]接着，请参照图1F及图1F’，提供一电路板260，其具有一正面260a及相对的一反面260b，然后将芯片尺寸等级的感测芯片封装体A或A’接合至电路板260的正面260a上，且通过其第一下表面10b上的导电结构250而与电路板260电性连接。举例来说，导电结构250可由焊料(solder)所构成，将芯片尺寸等级的感测芯片封装体A或A’放置于电路板260上后，可进行回焊(reflow)制程，以通过焊球将芯片尺寸等级的感测芯片封装体A接合至电路板260。再者，在将芯片尺寸等级的感测芯片封装体A或A’接合至电路板260上之前或之后，可通过表面黏着技术(surface mount technology，SMT)将所需的无源组件(例如，电感、电容、电阻或其他电子部件)形成于电路板260上。另外，亦可通过同一回焊制程将芯片尺寸等级的感测芯片封装体A或A’及上述无源组件同时接合至电路板260上。
[0071][实施例二]
[0072]以下将配合图式图2A?图2F，说明根据本实用新型的实施例二的芯片尺寸等级的感测芯片封装体以及其制造方法。
[0073]请先参照图2A，先提供一如实施例一所述的感测组件晶圆100及一间隔层10。
[0074]其次，将光阻、聚亚酰胺(PI)或环氧树脂所构成的第一黏着层165涂布于间隔层165的凹穴20以外的第二下表面1b上，然后通过第一黏着层165使得间隔层10的第二下表面1b结合至感测晶圆100的绝缘层130表面。其中，每一个凹穴20分别环绕其所对应的其中一个感测组件110，且每一个凹穴20的内壁20a与其所环绕的感测组件110保持一预定的距离d，且d>0。
[0075]其次，请参照图2B，先利用铣削(milling)制程、磨削(grinding)制程或研磨(polishing)制程，自间隔层10的第二上表面1a往第二下表面1b的方向，去除多余的间隔层10，直到贯穿凹穴20的底部，形成一开口 30，且每一个开口 30的内壁30a与其所环绕的感测组件110仍保持一预定的距离d，且d>0。然后，再提供一盖板晶圆50于间隔层10上，通过盖板晶圆50表面所涂布的一层由光阻、聚亚酰胺(PI)、胶带或环氧树脂所构成的第二黏着层40，使盖板晶圆50结合至间隔层10的第二上表面10a。其中，盖板晶圆50的材料除了玻璃以外，也可选用其他硬度大于或等于七的透明材料例如氮化铝、蓝宝石或陶瓷材料等。
[0076]接着，请参照图2C，利用制程A所述的薄化制程，减少感测组件晶圆100的厚度(例如，小于大约ΙΟΟμπι)。然后，利用如制程B所述的制程，在每一芯片区120的第一下表面10b内同时形成多个暴露出导电垫115的第一贯通孔190及多个位于切割道SC上的第二贯通孔200。
[0077]接着，请参照图2D，利用如制程C?E所述的制程，在感测组件晶圆100的第一下表面10b上形成一绝缘层210以及一图案化的重布线层220。
[0078]接着，请参照图2Ε，利用如制程F?I所述的制程，在感测组件晶圆100的第一下表面10b上形成一钝化保护层230，且填入第一贯通孔190及第二贯通孔200，以覆盖重布线层220。然后，再形成与该重布线层220电性连接的导电结构250。
[0079]接着，利用如制程J所述的制程，沿着切割道SC (等同于沿着第二贯通孔200)切害J，进而形成多个独立的芯片尺寸等级的感测芯片封装体B。每一芯片尺寸等级的感测芯片封装体B均包括一轮廓为矩形的芯片尺寸等级的感测芯片100’，其表面具有一感测组件110以及多个相邻感测组件110的导电垫115，以及一位于感测芯片100’上的间隔层10以及盖板50’，其轮廓同样为矩形，且其大小与芯片尺寸等级的感测芯片100’相同。
[0080]接着，请参照图2F，提供一电路板260，其具有一正面260a及相对的一反面260b，然后将芯片尺寸等级的感测芯片封装体B接合至电路板260的正面260a上，且通过其第一下表面10b上的导电结构250而与电路板260电性连接。
[0081][实施例三]
[0082]以下将配合图式图3A?图3F，说明根据本实用新型的实施例三的芯片尺寸等级的感测芯片封装体以及其制造方法。
[0083]请先参照图3A及图3B，先提供一如实施例一所述的感测组件晶圆100，接着，提供一如图3A所示的间隔层10，其厚度约为200 μ m，且具有相对的一第二上表面1a及一第二下表面10b