。
[0111]接着，请参照图5D，利用制程Q所述的制程，形成多个凹槽(notch) 295，其中每一该等凹槽295具有一第一侧壁295a、一第二侧壁295b及一底部295c，且该第一侧壁295a、第二侧壁295b分别裸露出导电垫115的侧边。
[0112]接着，请参照图5E，利用制程R所述的制程，在绝缘层210上形成图案化的重布线层220与导电垫115侧壁直接电性接触或间接电性连接。然后，利用制程S所述的制程，在感测组件晶圆100的第一下表面10b上形成一钝化保护层230以覆盖重布线层220，以及导电结构250(例如，焊球、凸块或导电柱)，以与露出的重布线层220电性连接。
[0113]接着，利用制程T所述的制程，沿着切割道SC (等同于沿着第二贯通孔200)切割，进而形成多个独立的芯片尺寸等级的感测芯片封装体E。
[0114]接着，请参照图5F，提供一电路板260，其具有一正面260a及相对的一反面260b，然后将芯片尺寸等级的感测芯片封装体E接合至电路板260的正面260a上，且通过其第一下表面10b上的导电结构250而与电路板260电性连接。
[0115][实施例六]
[0116]以下将配合图式图6A?图6F，说明根据本实用新型的实施例六的芯片尺寸等级的感测芯片封装体以及其制造方法。
[0117]请先参照图6A及图6B，先提供一如实施例一所述的感测组件晶圆100，接着，提供一如图6A所示的间隔层10，其厚度约为200 μ m，且具有相对的一第二上表面1a及一第二下表面10b，且第二上表面1a形成有多个凹穴20，且每一个凹穴20分别对应于其中一个芯片区120。
[0118]其次，提供一表面涂布有光阻、聚亚酰胺(PI)或环氧树脂所构成的第二黏着层40的盖板晶圆50，且通过第二黏着层40使得盖板晶圆50结合至间隔层10的第二上表面1a上。然后，先利用铣削(milling)制程、磨削(grinding)制程或研磨(polishing)制程，自间隔层10的第二下表面1b往第二上表面1a的方向，去除多余的间隔层10，直到贯穿凹穴20的底部，形成一开口 30。接着，涂布一光阻、聚亚酰胺(PI)或环氧树脂所构成的第一黏着层165于间隔层10的开口 30以外的第二下表面10b，然后通过第一黏着层165使得间隔层10的第二下表面1b结合至感测晶圆100的绝缘层130表面。其中，每一个开口 30分别环绕其所对应的其中一个感测组件110，且每一个开口 30的内壁30a与其所环绕的感测组件110保持一预定的距离d，且d>0。
[0119]接着，请参照图6C，利用如制程A所述的制程对感测晶圆100的第一下表面10b进行薄化制程，然后利用制程O所述的制程在每一芯片区120的第一下表面10b内同时形成多个暴露出导电垫115的第四贯通孔290。
[0120]接着，请参照图6D，利用制程P所述的制程，在感测组件晶圆100的第一下表面10b上形成一绝缘层210，并填入第四贯通孔290内。
[0121]接着，请参照图6D，利用制程Q所述的制程，形成多个凹槽(notch) 295，其中每一该等凹槽295具有一第一侧壁295a、一第二侧壁295b及一底部295c，且该第一侧壁295a、第二侧壁295b分别裸露出导电垫115的侧边。
[0122]接着，请参照图6E，利用制程R所述的制程，在绝缘层210上形成图案化的重布线层220与导电垫115侧壁直接电性接触或间接电性连接。然后，利用制程S所述的制程，在感测组件晶圆100的第一下表面10b上形成一钝化保护层230以覆盖重布线层220，以及导电结构250 (例如，焊球、凸块或导电柱)，以与露出的重布线层220电性连接。
[0123]接着，利用制程T所述的制程，沿着切割道SC (等同于沿着第二贯通孔200)切割，进而形成多个独立的芯片尺寸等级的感测芯片封装体F。
[0124]接着，请参照图6F，提供一电路板260，其具有一正面260a及相对的一反面260b，然后将芯片尺寸等级的感测芯片封装体F接合至电路板260的正面260a上，且通过其第一下表面10b上的导电结构250而与电路板260电性连接。
[0125]以上所述仅为本实用新型较佳实施例，然其并非用以限定本实用新型的范围，任何熟悉本项技术的人员，在不脱离本实用新型的精神和范围内，可在此基础上做进一步的改进和变化，因此本实用新型的保护范围当以本申请的权利要求书所界定的范围为准。
【主权项】
1.一种芯片尺寸等级的感测芯片封装体，其特征在于，包括: 一感测芯片，具有相对的一第一上表面与一第一下表面，且包括: 位于邻近该第一上表面处的一感测组件及位于该第一上表面且相邻该感测组件的多个导电垫； 多个第一贯通孔，位于该第一下表面且露出该多个第一贯通孔所对应的导电垫的表面； 多个导电结构，设置于该第一下表面?’及 一重布线层，位于该第一下表面以及该多个第一贯通孔内，用以分别连接每一该导电垫以及每一该导电结构； 一间隔层，设置于该感测芯片上，且环绕该感测组件，其中该间隔层具有相对的一第二上表面、一第二下表面及一贯穿该第二上表面与该第二下表面的开口，该开口对应于该感测组件，且该开口的内壁与该感测组件保持一预定的距离d，且d>0 ;以及 一第一黏着层，位于该间隔层的该第二下表面与该感测芯片的该第一上表面之间。2.根据权利要求1所述的芯片尺寸等级的感测芯片封装体，其特征在于，该间隔层的厚度大于该感测芯片的厚度。3.根据权利要求2所述的芯片尺寸等级的感测芯片封装体，其特征在于，该间隔层的材料选自硅、氮化铝、玻璃或陶瓷。4.根据权利要求1所述的芯片尺寸等级的感测芯片封装体，其特征在于，该第一黏着层的材料选自光阻、聚亚酰胺或环氧树脂。5.根据权利要求1?4中任一项所述的芯片尺寸等级的感测芯片封装体，其特征在于，还包括一盖板设置于该间隔层上、及一第二黏着层夹于该盖板与该间隔层的该第二上表面之间。6.根据权利要求5所述的芯片尺寸等级的感测芯片封装体，其特征在于，该盖板的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。7.根据权利要求5所述的芯片尺寸等级的感测芯片封装体，其特征在于，该第二黏着层的材料选自光阻、聚亚酰胺、胶带或环氧树脂。8.根据权利要求1所述的芯片尺寸等级的感测芯片封装体，其特征在于，该第一贯通孔的截面积自邻近该第一上表面处往邻近该第一下表面处递增。9.根据权利要求1所述的芯片尺寸等级的感测芯片封装体，其特征在于，该导电结构包括焊球、焊接凸块或导电柱。10.一种芯片尺寸等级的感测芯片封装体，其特征在于，包括: 一感测芯片，具有相对的一第一上表面与一第一下表面、一第一侧壁及一第二侧壁，该第一侧壁及该第二侧壁分别连接该第一上表面以及该第一下表面的相对两侧，该感测芯片包括: 位于邻近该第一上表面处的一感测组件及位于该第一上表面且相邻该感测组件的多个导电垫，该第一侧壁及该第二侧壁分别裸露出一该导电垫的侧边； 多个导电结构，设置于该第一下表面?’及 一重布线层，位于该第一下表面、该第一侧壁以及该第二侧壁，用以分别连接每一该导电垫以及每一该导电结构； 一间隔层，设置于该感测芯片上且环绕该感测组件，其中该间隔层具有相对的一第二上表面、一第二下表面及一贯穿该第二上表面与该第二下表面的开口，该开口对应于该感测组件，且该开口的内壁与该感测组件间保持一预定的距离d，且d>0 ;以及 一第一黏着层，位于该间隔层的该第二下表面与该感测芯片的该第一上表面之间。11.根据权利要求10所述的芯片尺寸等级的感测芯片封装体，其特征在于，该间隔层的厚度大于该感测芯片的厚度。12.根据权利要求11所述的芯片尺寸等级的感测芯片封装体，其特征在于，该间隔层的材料选自硅、氮化铝、玻璃或陶瓷。13.根据权利要求10所述的芯片尺寸等级的感测芯片封装体，其特征在于，该第一黏着层的材料选自光阻、聚亚酰胺或环氧树脂。14.根据权利要求10?13中任一项所述的芯片尺寸等级的感测芯片封装体，其特征在于，还包括一盖板设置于该间隔层上、及一第二黏着层夹于该盖板与该间隔层的该第二上表面之间。15.根据权利要求14所述的芯片尺寸等级的感测芯片封装体，其特征在于，该盖板的材料包括玻璃、蓝宝石、氮化铝或陶瓷材料。16.根据权利要求14所述的芯片尺寸等级的感测芯片封装体，其特征在于，该第二黏着层的材料选自光阻、聚亚酰胺、胶带或环氧树脂。17.根据权利要求10所述的芯片尺寸等级的感测芯片封装体，其特征在于，该导电结构包括焊球、焊接凸块或导电柱。
【专利摘要】一种芯片尺寸等级的感测芯片封装体，其包括：感测芯片、间隔层及第一黏着层。感测芯片具有相对的第一上表面与第一下表面，且包括：邻近第一上表面的感测组件及位于第一上表面且相邻感测组件的多个导电垫；多个第一贯通孔，位于第一下表面且露出所对应的导电垫表面；多个导电结构，设置于第一下表面；及重布线层，位于第一下表面及第一贯通孔内，用以连接导电垫及导电结构。间隔层设置于感测芯片上且环绕感测组件，且具有第二上表面、第二下表面及贯穿第二上表面与第二下表面的开口，开口对应于感测组件，且其内壁与感测组件保持预定的距离d，且d>0。第一黏着层位于第二下表面与第一上表面之间。
【IPC分类】H01L27/146
【公开号】CN204632759
【申请号】CN201520294829
【发明人】何彦仕, 刘沧宇, 李柏汉, 赖俊谚
【申请人】精材科技股份有限公司
【公开日】2015年9月9日
【申请日】2015年5月8日
【公告号】DE202015102619U1